JPH0720271B2 - Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 - Google Patents
Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路Info
- Publication number
- JPH0720271B2 JPH0720271B2 JP25391888A JP25391888A JPH0720271B2 JP H0720271 B2 JPH0720271 B2 JP H0720271B2 JP 25391888 A JP25391888 A JP 25391888A JP 25391888 A JP25391888 A JP 25391888A JP H0720271 B2 JPH0720271 B2 JP H0720271B2
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- Japan
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- circuit
- conversion circuit
- field
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPAL方式テレビジョン受像機におけるフリッカ
ーフリー回路に関するものであり、より詳細には、フィ
ールドフリッカーを低減させるためにフィールド倍速化
処理を行なうに際し、フィールドメモリ量を大幅に削減
させると共に、倍速化処理されたクロマ信号をコンバー
トダウンさせて使用することで、従来のPAL方式色復調
回路をそのまま利用できるようにしたフリッカーフリー
回路に関するものである。
ーフリー回路に関するものであり、より詳細には、フィ
ールドフリッカーを低減させるためにフィールド倍速化
処理を行なうに際し、フィールドメモリ量を大幅に削減
させると共に、倍速化処理されたクロマ信号をコンバー
トダウンさせて使用することで、従来のPAL方式色復調
回路をそのまま利用できるようにしたフリッカーフリー
回路に関するものである。
〔従来の技術〕 PAL方式テレビジョンの伝送方式は周知のとおり、走査
線が625本（2:1インターレース）であり、又フィールド
周波数は50Hzである。
線が625本（2:1インターレース）であり、又フィールド
周波数は50Hzである。
従ってNTSC方式テレビジョン伝送方式のフィールド周波
数60Hzに比較してそのフィールド周波数が低い。
数60Hzに比較してそのフィールド周波数が低い。
NTSCに対してPALのフィールド周波数がわずかに10Hz低
いにもかかわらず、この差は再生画面にフリッカーを生
じさせ易いということは良く知られており、これがPAL
方式の一つの弱点であると言われている。
いにもかかわらず、この差は再生画面にフリッカーを生
じさせ易いということは良く知られており、これがPAL
方式の一つの弱点であると言われている。
このようなフリッカーを低減させるための具体的な対策
として、フィールド倍速化処理を行なうことが提案され
ている。
として、フィールド倍速化処理を行なうことが提案され
ている。
第２図はフィールド倍速化処理を行なう従来のIDTV（Im
proved Definition TV）の一例を示したブロック図であ
る。
proved Definition TV）の一例を示したブロック図であ
る。
すなわちコンポジットビデオ信号はA/D変換回路１に印
加され、ここでデジタル化される。A/D変換回路さたデ
ジタル信号は輝度信号Ｙおよびクロマ信号Ｃに分離する
Y/C分離回路２にもたらされ、ここでＹ信号並びにＣ信
号に分離する。
加され、ここでデジタル化される。A/D変換回路さたデ
ジタル信号は輝度信号Ｙおよびクロマ信号Ｃに分離する
Y/C分離回路２にもたらされ、ここでＹ信号並びにＣ信
号に分離する。
前記Ｃ信号はデモジューレータ３によってさらにＵおよ
びＶのコンポーネント信号に復調され、前記Y,U,Vの各
信号はフィールド倍速変換回路４に印加される。このフ
ィールド倍速変換回路４はコンポジットビデオ信号に含
まれる例えば垂直同期信号に同期するクロックによって
前記Y,U,Vの各コンポーネント信号をフィールドメモリ
５に書き込むと共に、書き込み時の倍の速度で前記メモ
リ５より各Y,U,Vのコンポーネト信号を読み出すもので
あり、従ってフィールド倍速変換回路４より出力される
Ｙ′,U′,V′の各デジタル信号は実質上フィールド周波
数が倍に変換された状態に成される。
びＶのコンポーネント信号に復調され、前記Y,U,Vの各
信号はフィールド倍速変換回路４に印加される。このフ
ィールド倍速変換回路４はコンポジットビデオ信号に含
まれる例えば垂直同期信号に同期するクロックによって
前記Y,U,Vの各コンポーネント信号をフィールドメモリ
５に書き込むと共に、書き込み時の倍の速度で前記メモ
リ５より各Y,U,Vのコンポーネト信号を読み出すもので
あり、従ってフィールド倍速変換回路４より出力される
Ｙ′,U′,V′の各デジタル信号は実質上フィールド周波
数が倍に変換された状態に成される。
これら各Ｙ′,U′,V′の各デジタル信号はそれぞれのD/
A変換回路6,7,8によってアナログ変換され、倍速にされ
たＹ′,U′,V′信号として出力される。
A変換回路6,7,8によってアナログ変換され、倍速にされ
たＹ′,U′,V′信号として出力される。
上述したフリッカーフリー回路には相当の容量のメモリ
を必要とするという欠点がある。
を必要とするという欠点がある。
すなわち、PAL信号の水平，垂直周波数をそれぞれfH，f
Vとすると、fH，fVは fH＝15.625KHz fV＝50Hz であり、走査線数は625本（2:1インターレース）であ
る。
Vとすると、fH，fVは fH＝15.625KHz fV＝50Hz であり、走査線数は625本（2:1インターレース）であ
る。
又、カラーサブキャリア周波数fSCは fSC≒283.5fH である。
ここで、サンプリング周波数fSを、カラーサブキャリア
周波数fSCの４倍、すなわち fSC＝283.5×４×fH＝1134fH≒17.719〔MHz〕にとる
と、１走査線当りのサンプル点は、上式により1134点と
なる。
周波数fSCの４倍、すなわち fSC＝283.5×４×fH＝1134fH≒17.719〔MHz〕にとる
と、１走査線当りのサンプル点は、上式により1134点と
なる。
すると、１フィールド当りのサンプル点は 1134×625/2＝354375 となり、１サンプル点の分解能を8bitとすると、１フィ
ールド当りのメモリ数は 354375×８＝2.835Mbit となる。この結果がＹ信号として必要な１フィールドメ
モリ数であるが、前記した従来の例によると、U,V信号
用にさらにメモリが必要となる。
ールド当りのメモリ数は 354375×８＝2.835Mbit となる。この結果がＹ信号として必要な１フィールドメ
モリ数であるが、前記した従来の例によると、U,V信号
用にさらにメモリが必要となる。
U,Vの各信号はＹ信号に比べて帯域は挟いため、U,V信号
のサンプリング周波数を、仮にＹ信号のサンプリング周
波数の1/2にとるとすると、U,V信号に必要なメモリ数
は、Ｙ信号の場合の半分になり、U,Vそれぞれ 2.835/2Mbit 必要となる。
のサンプリング周波数を、仮にＹ信号のサンプリング周
波数の1/2にとるとすると、U,V信号に必要なメモリ数
は、Ｙ信号の場合の半分になり、U,Vそれぞれ 2.835/2Mbit 必要となる。
以上のとおり、従来の例によると１フィールドメモリ量
は、サンプリング周波数が17.719〔MHz〕の場合、 Ｙ信号用メモリ……2.835Mbit Ｕ信号用メモリ……2.835/2Mbit Ｖ信号用メモリ……2.835/2Mbit で合計5.670Mbit必要である。
は、サンプリング周波数が17.719〔MHz〕の場合、 Ｙ信号用メモリ……2.835Mbit Ｕ信号用メモリ……2.835/2Mbit Ｖ信号用メモリ……2.835/2Mbit で合計5.670Mbit必要である。
このメモリは現状のところ高価であり、IDTVの全体のコ
ストに占めるメモリの割合は相当大きなものである。
ストに占めるメモリの割合は相当大きなものである。
そこで画質の劣化を生じさせることなく、メモリの削減
技術の開発が必要となっており、本発明はこれを実現さ
せるための具体的な構成を提供することを課題としてい
る。
技術の開発が必要となっており、本発明はこれを実現さ
せるための具体的な構成を提供することを課題としてい
る。
又上述のようにフィールドメモリを用いてコンポジット
信号を倍速化させた場合、当然クロマ信号も倍速化され
るため、従来のPAL色復調回路は共用できないことにな
る。本発明は従来の色復調回路を共用し得るよう構成す
ることで、この種のIDTVにおけるコストの上昇を抑える
ことを他の課題とするものである。
信号を倍速化させた場合、当然クロマ信号も倍速化され
るため、従来のPAL色復調回路は共用できないことにな
る。本発明は従来の色復調回路を共用し得るよう構成す
ることで、この種のIDTVにおけるコストの上昇を抑える
ことを他の課題とするものである。
前記課題を解決するため本発明により成されたフリッカ
ーフリー回路は、PAL方式テレビジョン信号のコンポジ
ット信号を入力とし、該コンポジット信号をデジタル変
換するA/D変換回路と、このA/D変換回路によってデジタ
ル変換されたコンポジット信号をメモリに書き込むと共
に、書き込まれたメモリより書き込み時の倍速のクロッ
クで信号を読み出すフィールド倍速変換回路と、このフ
ィールド倍速変換回路よりもたらされるデジタル信号を
アナログ変換するD/A変換回路と、このD/A変換回路から
のアナログ信号を入力とし、輝度信号並びにクロマ信号
を分離して出力するY/C分離回路と、このY/C分離回路に
よって得られたクロマ信号を一方の入力とし、ローカル
信号を他方の入力として前記クロマ信号を該ローカル信
号によってコンバートダウンさせた出力を得るミキサと
を具備した点に特徴を有する。
ーフリー回路は、PAL方式テレビジョン信号のコンポジ
ット信号を入力とし、該コンポジット信号をデジタル変
換するA/D変換回路と、このA/D変換回路によってデジタ
ル変換されたコンポジット信号をメモリに書き込むと共
に、書き込まれたメモリより書き込み時の倍速のクロッ
クで信号を読み出すフィールド倍速変換回路と、このフ
ィールド倍速変換回路よりもたらされるデジタル信号を
アナログ変換するD/A変換回路と、このD/A変換回路から
のアナログ信号を入力とし、輝度信号並びにクロマ信号
を分離して出力するY/C分離回路と、このY/C分離回路に
よって得られたクロマ信号を一方の入力とし、ローカル
信号を他方の入力として前記クロマ信号を該ローカル信
号によってコンバートダウンさせた出力を得るミキサと
を具備した点に特徴を有する。
〔作用〕 上記構成によると、PAL方式テレビジョン信号のコンポ
ジット信号をそのままA/D変換し、このコンポジット信
号の状態でフィールド倍速変換を行ない、フィールド倍
速変換後にD/A変換してY/C分離するようにしているた
め、各コンポーネト信号に別けてフィールド倍速変換す
るようにした従来のものに比較して大幅にフィールドメ
モリの量を低減させることが可能になる。
ジット信号をそのままA/D変換し、このコンポジット信
号の状態でフィールド倍速変換を行ない、フィールド倍
速変換後にD/A変換してY/C分離するようにしているた
め、各コンポーネト信号に別けてフィールド倍速変換す
るようにした従来のものに比較して大幅にフィールドメ
モリの量を低減させることが可能になる。
又、倍速化処理されたクロマ信号はローカル信号との合
成でコンバートダウンするよう成されているため、従来
のPAL方式色復調回路をそのまま利用することができ
る。
成でコンバートダウンするよう成されているため、従来
のPAL方式色復調回路をそのまま利用することができ
る。
以下本発明の実施例を第１図に基づいて説明する。
同図において、11はPAL方式テレビジョン信号のコンポ
ジット信号を受け入れる入力端子であり、この入力端子
に印加されたコンポジット信号はA/D変換回路12に入力
される。このA/D変換回路12は例えばカラーサブキャリ
アfSCの４倍のサンプリングクロックで変換するもので
あり、その出力はフィールド倍速変換回路13に印加され
る。
ジット信号を受け入れる入力端子であり、この入力端子
に印加されたコンポジット信号はA/D変換回路12に入力
される。このA/D変換回路12は例えばカラーサブキャリ
アfSCの４倍のサンプリングクロックで変換するもので
あり、その出力はフィールド倍速変換回路13に印加され
る。
一方入力端子11に印加されたコンポジット信号の一部は
同期信号分離回路14にもたらされ、この同期信号分離回
路14によって垂直同期信号Ｈ、並びに水平同期信号Ｖが
抽出される。前記垂直同期信号Ｈの一部はクロックジェ
ネレータ15に印加され、このクロックジェネレータ15に
よって垂直同期信号Ｈに同期したクロック信号CLを発生
させる。このクロック信号CL、並びに前記垂直同期信号
Ｈ、水平同期信号Ｖはいずれもメモリコントローラ16に
入力される。
同期信号分離回路14にもたらされ、この同期信号分離回
路14によって垂直同期信号Ｈ、並びに水平同期信号Ｖが
抽出される。前記垂直同期信号Ｈの一部はクロックジェ
ネレータ15に印加され、このクロックジェネレータ15に
よって垂直同期信号Ｈに同期したクロック信号CLを発生
させる。このクロック信号CL、並びに前記垂直同期信号
Ｈ、水平同期信号Ｖはいずれもメモリコントローラ16に
入力される。
メモリコントローラ16は前記フィールド倍速変換回路13
に印加されるデジタル映像信号を記憶するフィールドメ
モリ17への書き込み及び読み出しを制御するものであ
る。すなわちクロック信号によりデジタル変換されたコ
ンポジット信号を前記メモリ17へ書き込むと共に、書き
込まれたメモリ17より書き込み時の２倍の周波数のクロ
ックで読み出すよう制御される。従ってメモリ17に書き
込まれたデジタル信号はダブルスキャン用の２倍速のデ
ジタル信号として変換される。
に印加されるデジタル映像信号を記憶するフィールドメ
モリ17への書き込み及び読み出しを制御するものであ
る。すなわちクロック信号によりデジタル変換されたコ
ンポジット信号を前記メモリ17へ書き込むと共に、書き
込まれたメモリ17より書き込み時の２倍の周波数のクロ
ックで読み出すよう制御される。従ってメモリ17に書き
込まれたデジタル信号はダブルスキャン用の２倍速のデ
ジタル信号として変換される。
この倍速のデジタル信号はD/A変換回路18によってアナ
ログ変換されY/C分離回路19に印加される。このY/C分離
回路19は周知のとおり、輝度信号Ｙ′とクロマ信号Ｃ′
に分離するものであり、分離されたクロマ信号Ｃ′はミ
キサ20の一方の入力端に印加される。又このミキサ20の
他方の入力端にはローカル信号発振器21が接続されてお
り、クロマ信号Ｃ′は発振器21からの信号によってコン
バートダウンされる。
ログ変換されY/C分離回路19に印加される。このY/C分離
回路19は周知のとおり、輝度信号Ｙ′とクロマ信号Ｃ′
に分離するものであり、分離されたクロマ信号Ｃ′はミ
キサ20の一方の入力端に印加される。又このミキサ20の
他方の入力端にはローカル信号発振器21が接続されてお
り、クロマ信号Ｃ′は発振器21からの信号によってコン
バートダウンされる。
すなわち、倍速化された8.86MHzの色副搬送波を有する
クロマ信号Ｃ′はミキサ20によって4.43MHzの標準色副
搬送波を有するクロマ信号Ｃに変換される。
クロマ信号Ｃ′はミキサ20によって4.43MHzの標準色副
搬送波を有するクロマ信号Ｃに変換される。
このミキサ20によってコンバートダウンされたクロマ信
号はU/V分離回路22に印加され、ここでＵおよびＶの各
コンポーネント信号に分離され、さらにデモジュレータ
23によってＲ−ＹおよびＢ−Ｙの色差信号に復調され
る。
号はU/V分離回路22に印加され、ここでＵおよびＶの各
コンポーネント信号に分離され、さらにデモジュレータ
23によってＲ−ＹおよびＢ−Ｙの色差信号に復調され
る。
そして、前記Ｙ′,R−Y,B−Ｙの各信号は、それぞれ出
力端子24,25,26にもたらされる。
力端子24,25,26にもたらされる。
以上の構成におけるフィールドメモリ17の１フィールド
メモリ数について考察すると、この発明においてはPAL
コンポジットビデオ信号をそのままA/D変換し、フィー
ルド倍速処理を成すよう構成されているため、従来のよ
うにサンプリング周波数fSをカラーサブキャリアfSCの
４倍すなわち fS＝283.5×４×fH＝1134fH≒17.719〔MHz〕 にとると、１走査線当りのサンプル点は1134点となる。
メモリ数について考察すると、この発明においてはPAL
コンポジットビデオ信号をそのままA/D変換し、フィー
ルド倍速処理を成すよう構成されているため、従来のよ
うにサンプリング周波数fSをカラーサブキャリアfSCの
４倍すなわち fS＝283.5×４×fH＝1134fH≒17.719〔MHz〕 にとると、１走査線当りのサンプル点は1134点となる。
従って１フィールド当りのサンプル点は 1134×625/2＝354375 となり、従来と同様に１サンプル点の分解能を8bitとす
ると１フィールドに必要なメモリ数は 354375×８＝2.835Mbit となる。
ると１フィールドに必要なメモリ数は 354375×８＝2.835Mbit となる。
従って本発明によると、１フィールドに必要なフィール
ドメモリ量は従来のものに比較して半分で済むことにな
る。
ドメモリ量は従来のものに比較して半分で済むことにな
る。
又、Y/C分離回路19によって分離されたクロマ信号Ｃ′
はミキサ20によって発振器21の出力と混合され、4.43MH
zの標準色副搬送波にコンバートダウンされるため、従
来のPAL色復調回路を構成する集積回路等をそのまま利
用することができる。
はミキサ20によって発振器21の出力と混合され、4.43MH
zの標準色副搬送波にコンバートダウンされるため、従
来のPAL色復調回路を構成する集積回路等をそのまま利
用することができる。
以上のとおり、本発明はPAL方式テレビジョン信号のコ
ンポジット信号をA/D変換し、このA/D変換されたデジタ
ル信号を倍速変換処理し、倍速変換されたコンポジット
デジタル信号をD/A変換回路でアナログ信号に戻した後
に輝度信号並びにクロマ信号を分離するようにしている
ので、倍速変換回路において必要なフィールドメモリの
量を大幅に低減されることが可能である。
ンポジット信号をA/D変換し、このA/D変換されたデジタ
ル信号を倍速変換処理し、倍速変換されたコンポジット
デジタル信号をD/A変換回路でアナログ信号に戻した後
に輝度信号並びにクロマ信号を分離するようにしている
ので、倍速変換回路において必要なフィールドメモリの
量を大幅に低減されることが可能である。
加えてY/C分離回路より得られたクロマ信号はミキサに
よってローカル信号と混合され、コンバートダウンさせ
るよう成されているので、従来のPAL色復調回路等の集
積回路がそのまま利用でき、従ってこの種のIDTVにおけ
るコストを大幅に低減させることができる。
よってローカル信号と混合され、コンバートダウンさせ
るよう成されているので、従来のPAL色復調回路等の集
積回路がそのまま利用でき、従ってこの種のIDTVにおけ
るコストを大幅に低減させることができる。
第１図は本発明の実施例を示したブロック図、 第２図は従来の実施例を示したブロック図である。 12……A/D変換回路、13……フィールド倍速処理回路、1
4……同期信号分離回路、15……クロックジェネレー
タ、16……メモリコントローラ、17……フィールドメモ
リ、18……D/A変換回路、19……Y/C分離回路、20……ミ
キサ、21……ローカル信号発振器、22……U/V分離回
路、23……デモジュレータ。
4……同期信号分離回路、15……クロックジェネレー
タ、16……メモリコントローラ、17……フィールドメモ
リ、18……D/A変換回路、19……Y/C分離回路、20……ミ
キサ、21……ローカル信号発振器、22……U/V分離回
路、23……デモジュレータ。
Claims (1)
- 【請求項１】PAL方式テレビジョンのコンポジット信号
を入力とし、該コンポジット信号をデジタル変換するA/
D変換回路と、 前記A/D変換回路によってデジタル変換されたコンポジ
ット信号をメモリに書き込むと共に、書き込まれたメモ
リより書き込み時の倍速のクロックで信号を読み出すフ
ィールド倍速変換回路と、 前記フィールド倍速変換回路よりもたらされるデジタル
信号をアナログ変換するD/A変換回路と、 前記D/A変換回路からのアナログ信号を入力とし、輝度
信号並びにクロマ信号を分離して出力するY/C分離回路
と、 前記Y/C分離回路によって得られたクロマ信号を一方の
入力とし、ローカル信号を他方の入力として前記クロマ
信号を該ローカル信号によってコンバートダウンさせた
出力を得るミキサ とを具備して成るPAL方式テレビジョン受像機における
フリッカーフリー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25391888A JPH0720271B2 (ja) | 1988-10-11 | 1988-10-11 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25391888A JPH0720271B2 (ja) | 1988-10-11 | 1988-10-11 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101889A JPH02101889A (ja) | 1990-04-13 |
| JPH0720271B2 true JPH0720271B2 (ja) | 1995-03-06 |
Family
ID=17257840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25391888A Expired - Lifetime JPH0720271B2 (ja) | 1988-10-11 | 1988-10-11 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720271B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0568743A1 (en) * | 1992-05-08 | 1993-11-10 | International Business Machines Corporation | PAL video signal processing apparatus |
| JP3852115B2 (ja) * | 1995-03-28 | 2006-11-29 | ソニー株式会社 | 画像信号処理装置 |
-
1988
- 1988-10-11 JP JP25391888A patent/JPH0720271B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02101889A (ja) | 1990-04-13 |
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