JP3894965B2 - 位相ロックループ用の位相検出器 - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は位相ロックループクロック信号を発生する配置に関する。
【０００２】
【従来の技術】
テレビジョン受信機及びビデオテープレコーダー信号源の両方に対してテキスト及びピクチャーインピクチャーのオンスクリーン表示のような特徴を有するデジタルビデオ信号処理システムはラインロックされたクロックと称される水平同期信号に対する位相ロックされたクロック信号を必要とする。典型的には位相ロックループ（ＰＬＬ）システムはラインロックされたクロック発生に対して形成される。典型的にはその様なＰＬＬは位相検出器とカウンタとを必要とする。
【０００３】
位相検出器内で水平同期信号のデューティーサイクルに独立に位相誤差指示信号を発生する事が望ましい。位相ロック状態でクロックのエッジと同期信号とは整列され、又はほぼ同時に発生するようにクロック信号を発生することがまた望ましい。水平同期信号が位相検出器内の唯一のフリップフロップに印加され、同期信号の信号路が位相検出器内の他のフリップフロップを含まないように位相誤差指示信号を発生することが更に望ましい。斯くして唯一のフリップフロップは位相誤差が正及び負の時の両方で用いられる。それ故に位相検出器の回路は簡単化される。
【０００４】
【発明が解決しようとする課題】
本発明の目的は簡単化された位相ロックループ用の位相検出器回路を有する位相ロックループ回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の特徴を実施する位相ロックループ回路は制御可能な発振器と同期信号源とを含む。フリップフロップは該同期信号に応答し、該同期信号のエッジが出現したとき第一の状態でフリップフロップ出力信号を発生する。出力信号は第一の状態と第二の状態との間で切り替わる。デコーダーは該フリップフロップを含む該同期信号の信号路を介して該デコーダーの出力に該同期信号を印加するのに用いられる。位相差を表わす信号はデコーダーの出力に発生される。該位相差を表わす信号は該同期信号と該発振器の出力信号との間の位相差に応じて発生される。正と負の両方の位相差に対して、他のフリップフロップは該同期信号源と該デコーダーの該出力との間の該同期信号のどのような信号路内にも含まれない。低域通過フィルターは該位相差を表わす信号に応答し、位相ロックループの方式で該発振器を制御する該発振器の制御入力に結合される。定常状態位相ロック動作で該発振器出力信号のエッジが該同期信号の該エッジと整列される。
【０００６】
【実施例】
図１は本発明の特徴を実施する位相検出器１０１を含む位相ロックループ（ＰＬＬ）１００のブロック系統図を示す。例えばテレビジョン受信機の図示していないビデオ検出器から得られたベースバンド輝度ビデオ信号ＶＩＤＥＯ−ＩＮは例えばＮＴＳＣ規格１５７３４Ｈｚ内の水平偏向周波数ｆH で周期Ｈを有する水平同期信号ＣＳＩのパルスを発生する従来技術の同期分離器５０に結合される。
【０００７】
出力信号ＣｌｋＤｉｖは電圧制御発振器５３内で発生されるＰＬＬ１００の発振器出力信号Ｃｌｋを周波数分割によりＮ分割２進カウンタ５２の１１の出力Ｑ０ーＱ１０の最上位ビットの出力Ｑ１０で発生される。信号Ｃｌｋはビデオ信号処理用のテレビジョン受信機の図示されない種々のステージで用いられうる。定常状態の動作では信号Ｃｌｋの周波数はＮ ｘ ｆH に等しい。値Ｎは信号Ｃｌｋの周波数と信号ＣｌｋＤｉｖの周波数との間の比を表す。値Ｎは例えば１７１６に等しい。
【０００８】
記憶素子又は図１のＤ型フリップフロップ６２のクリア入力ＣＬＲはナンドゲート６３の出力で出力されたローでクリア信号ＣＬＥＡＲを受ける。信号ＣＬＥＡＲは出力
【０００９】
【外１】
Figure 0003894965
【００１０】
で出力された１０の最下位反転信号のそれぞれがハイ状態であり、非反転出力Ｑ１０で出力された最上位ビットである信号ＣｌｋＤｉｖがハイ状態である時にカウンタ５２の所定の周期Ｈで出力される。斯くして図２の（ａ）の時間ＴＲ（１）又はＴＲ（２）で図１の信号ＣＬＥＡＲはロー状態となる。信号ＣＬＥＡＲがロー状態の時にフリップフロップ６２は図２の（ｃ）の信号ＳＹＮが出力される出力Ｑがロー状態を確立されフリップフロップ６２の反転出力
【００１１】
【外２】
Figure 0003894965
【００１２】
を出力された信号
【００１３】
【外３】
Figure 0003894965
【００１４】
がハイ状態であるリセット状態にラッチされる。信号ＣＬＥＡＲはそれぞれの水平周期Ｈ内でフリップフロップ６２の初期化を供する。
テレビジョン受信機が局を受信するようチューンされた時に図２の（ｂ）の水平同期信号ＣＳＩのパルスのハイからローへの遷移を有する前エッジＬＥ（１）又はＬＥ（２）は水平同期パルスが図１の信号ＶＩＤＥＯーＩＮで発生する時に発生される。信号ＣＳＩのパルス間で図２の（ｂ）の信号ＣＳＩはハイ状態である。
【００１５】
フリップフロップ６２の入力Ｄはハイ状態で信号ＶＣＣを受ける。図２の（ｂ）の信号ＣＳＩの前エッジＬＥ（１）又はＬＥ（２）が発生する時に図１のエッジトリガーされたフリップフロップ６２は図１のフリップフロップ６２の非反転出力端子Ｑで出力される図２の（ｃ）の出力信号ＳＹＮはハイ状態になるようセット状態にラッチされる。信号ＣｌｋＤｉｖは図２の（ｃ）の信号ＳＹＮに関する位相である図２の（ａ）の後エッジＴＴ（１）又はＴＴ（２）を有する。
【００１６】
第一の例では図２の（ｂ）の左側に示される前エッジＬＥ（１）は図２の（ａ）の信号ＣｌｋＤｉｖが既にハイ状態である時に発生する。第一の例は前エッジＬＥ（１）により決められたように図２の（ｂ）の信号ＣＳＩのパルスの位相は信号ＣｌｋＤｉｖの後エッジＴＴ（１）により決められるように図２の（ａ）の信号ＣｌｋＤｉｖの位相を遅延する。従って信号ＳＹＮ及びＣｌｋＤｉｖを受けるアンドゲート６４の図１の出力信号６４ａは図２の（ｂ）のエッジＬＥ（１）と図２の（ａ）のエッジＴＴ（１）との間でハイである。
【００１７】
図１の出力信号６４ａは図１の入力６６ａで図２の（ｄ）のイネーブル信号ＥＮＡを出力するようオアゲート６５を介して３状態ゲート６６のイネーブル入力６６ａに結合される。信号ＣｌｋＤｉｖはゲート６６の入力６６ｂに結合される。信号ＥＮＡは図２の（ｂ）のエッジＬＥ（１）が出現する時と図２の（ａ）のエッジＴＴ（１）が出現する時との間でハイ状態である。故に図１の信号ＥＮＡは図１の出力信号ＯＵＴを出力するゲート６６の出力６６ｃに結合されたハイ状態である信号ＣｌｋＤｉｖを引起す。
【００１８】
斯くしてハイ状態でピークを有する位相差を表わす信号ＯＵＴのパルスは信号ＣｌｋＤｉｖから出力される。図２の（ｄ）の信号ＥＮＡのパルス幅を確立する図２の（ｂ）のエッジＬＥ（１）と図２の（ａ）のエッジＴＴ（１）との間の期間の直前及び後で図１の出力６６ｃは高インピーダンス状態である。信号ＯＵＴのパルス幅は位相誤差又は差に比例する。信号Ｃｌｋの位相及び周波数を制御する発振器５３の入力端子５３ａを制御するために信号ＯＵＴはＰＬＬ１００のループフィルターを形成する従来技術の低域通過フィルター５４を介して結合される。 第二の例では図２の（ａ）の左側に示される前エッジＬＥ（２）は図２の（ａ）の信号ＣｌｋＤｉｖが既にロー状態である時に発生する。第二の例は前エッジＬＥ（２）により決められたように図２の（ｂ）の信号ＣＳＩのパルスの位相は信号ＣｌｋＤｉｖの後エッジＴＴ（２）により決められるように図２の（ａ）の信号ＣｌｋＤｉｖの位相を遅延する。従って信号
【００１９】
【外４】
Figure 0003894965
【００２０】
を受けるアンドゲート６７の図１の出力信号６７ａは図２の（ａ）のエッジＴＴ（２）と図２の（ｂ）のエッジＬＥ（２）との間でハイである。
図１の出力信号６７ａは図１の入力６６ａで図２の（ｄ）のイネーブル信号ＥＮＡを出力するようオアゲート６５を介して３状態ゲート６６のイネーブル入力６６ａに結合される。信号ＣｌｋＤｉｖはゲート６６の入力６６ｂに結合される。信号ＥＮＡは図２の（ａ）のエッジＴＴ（２）が出現する時と図２の（ｂ）のエッジＬＥ（２）が出現する時との間でハイ状態である。故に図１の信号ＥＮＡはゲート６６の出力６６ｃに結合されたロー状態である信号ＣｌｋＤｉｖを引起す。従って図１及び２の（ｅ）の出力信号ＯＵＴはロー状態で出力される。斯くしてロー状態でピークを有する位相差を表わす信号ＯＵＴのパルスは出力される。
【００２１】
図２の（ｄ）の信号ＥＮＡのパルス幅を確立する図２の（ａ）のエッジＴＴ（２）と図２の（ｂ）のエッジＬＥ（２）との間の期間の直前及び後で図１の出力６６ｃは高インピーダンス状態である。信号ＯＵＴのパルス幅は図２の（ｂ）のエッジＬＥ（２）と図２の（ａ）のエッジＴＴ（２）との間の位相差又は時間差に比例する。好ましくは信号ＯＵＴはそれぞれの信号ＣＳＩ及び信号ＣｌｋＤｉｖのデューティーサイクルと独立である。故に好ましくは図１のＰＬＬ１００は例えばノイズ又は信号受容変動の結果として出現する信号ＣＳＩのデューティーサイクルのどのような変化によっても影響されない。
【００２２】
位相ロック状態では図２の（ａ）のエッジＴＴ（２）又はＴＴ（１）が図２の（ｆ）の信号ＣｌｋのクロッキングエッジＣＥの直後又はこれとほとんど同時に出現する。斯くして信号Ｃｌｋ及びＣＳＩのエッジは位相ロック動作内で整列される。図２の（ａ）のエッジＴＴ（２）又はＴＴ（１）と整列された図２の（ｆ）の信号ＣｌｋのクロッキングエッジＣＥを有することは信号Ｃｌｋを用いる図示されないビデオ装置の他のステージ内での信号処理をおこないうる。
【００２３】
本発明の特徴によりフリップフロップ６２に結合される図１の信号ＣＳＩは発生した信号ＯＵＴの経路内でどの様な他の信号記憶ステージにも印加されない。ゲート６４、６５、６７、６６は位相検出器のデコーダー１０１ａを形成する。デコーダー１０１ａは組み合わせ論理ステージから全体が構成される。斯くしてフリップフロップ６２以外のフリップフロップは位相差が正及び負のいずれの時にもＣＳＩが発生される端子６１ａと信号ＯＵＴが発生される端子６６ｃとの間で形成されるいかなる信号路とも結合しない。唯一のフリップフロップを用いる結果として位相検出器の回路は簡単化される。
【００２４】
第三の例ではテレビジョン受信機はどのようなビデオ信号を受けるようにチューンされず結果として図１の失われた信号ＶＩＤＥＯーＩＮを生ずる。同期分離器６０の動作はテレビジョン受信機が送信局を受信するようチューンされないときのように同期パルスが出現しないときには信号ＣＳＩは連続的にロー状態である。信号ＣＬＥＡＲの動作の故にフリップフロップ６２はリセット状態であり、信号ＳＹＮはロー状態である。ロー状態の信号ＣＳＩはゲート６７を通して信号ＥＮＡの発生を阻止する。ゲート６７がイネーブルでないときに信号ＥＮＡが発生されない結果として端子６６ｃｋは駆動されず、高インピーダンスは端子６６ｃに出力される。故に好ましくはフィルター５４及び発振器５３は例えば信号ＣＳＩの短い期間の中断が発生した時に妨げない。更にまたビデオ信号ＶＩＤＥＯーＩＮが連続的に失われた時に発振器５３は公称フリーランニング周波数で動作する。
【００２５】
本発明の他の特徴により図２の（ａ）の信号ＣｌｋＤｉｖは例えば２：１のような１以上のロー対ハイ比率を有する。故に図２の（ａ）のエッジが出現した時に出現する図１の信号ＣＬＥＡＲは図１のフリップフロップ６２を信号ＣＳＩ内の図２の（ｂ）の等価パルスＥＱの出現に続いてリセットする。従って垂直再トレース中に出現する等価パルスＥＱはＰＬＬ１００の動作を妨げない。なぜならばそれらは図２の（ａ）のエッジＴＴ（１）又はＴＴ（２）に続く信号ＳＹＮになんら影響を有さないからである。
【００２６】
周波数分割目的に対して要求されるカウンタ５２のフリップフロップ計数ステージを除いて唯一の付加的なフリップフロップであるフリップフロップ６２が 必要とされる。デコーダー１０１ａの他の全ての論理ステージはメモリーなし又は組み合わせ論理ステージである。上記のように好ましくはＰＬＬ１００はフリップフロップ６２以外の信号ＣＳＩが出力される端子６１ａと信号ＯＵＴが出力される端子６６ｃとの間のどのような経路内でも付加的な記憶素子なしに構成される。斯くしてフリップフロップ６２は位相差が正及び負のどちらの時にも信号ＣＳＩの全ての信号路内での唯一のフリップフロップである。
【図面の簡単な説明】
【図１】本発明の特徴を実施する位相検出器を含む位相ロックループ（ＰＬＬ）の部分ブロック系統図を示す。
【図２】図１のＰＬＬの動作を説明する波形を示す図である。
【符号の説明】
５２ Ｎ分割２進カウンタ
５３ 電圧制御発振器
５３ａ 入力端子
５４ 低域通過フィルター
６２ フリップフロップ
６３ ナンドゲート
６４、６７ アンドゲート
６４ａ、６７ａ 出力信号
６５ オアゲート
６６ ３状態ゲート
６６ａ イネーブル入力
６６ｂ 入力
６６ｃ 出力
１００ 位相ロックループ
１０１ 位相検出器
１０１ａ デコーダー
ＶＩＤＥＯーＩＮ 輝度ビデオ信号
ｆH 水平偏向周波数
Ｈ 周期
ＣＳＩ 水平同期信号
ＣｌｋＤｉｖ 出力信号
Ｃｌｋ 発振器出力信号
Ｑ０−Ｑ１０ 出力
ＣＬＲ クリア入力
ＣＬＥＡＲ クリア信号
ＳＹＮ、ＶＣＣ 信号
ＬＥ 前エッジ
ＴＴ 後エッジ
ＣＥ クロッキングエッジ
ＥＱ 等価パルス

Claims (2)

  1. 映像信号を受信し、該映像信号に基づいて第一の周波数ｆで水平同期信号を供給する回路と；
    前記第一の周波数ｆのＮ倍である第二の周波数Ｎｆでクロックパルスを供給する位相調整可能な発振器と；
    前記水平同期信号に応答するフリップフロップと；
    前記クロックパルスを受け、１／Ｎｆの持続期間を有するリセット状態を、Ｎ個のクロックパルスごとに一度前記フリップフロップに供給するよう結合されたカウンタと；
    該カウンタの論理状態と前記フリップフロップの出力とをデコードするデコーダーと；
    前記水平同期信号と前記クロックパルスとの間の位相関係に応じて前記発振器を調整するパルスを供給するように、前記カウンタの最上位ビット出力に結合された入力と、前記デコーダーに結合されたイネーブル入力とを有し、更に、前記水平同期信号の中断の間に前記発振器の動作が妨げられないように高インピーダンス状態の出力信号を供給する３状態回路とを有することを特徴とする位相ロックループ回路。
  2. 前記発振器より供給される前記クロックパルスの位相を制御するように前記３状態回路と前記発振器との間に結合されたループフィルタを更に有することを特徴とする、請求項１記載の位相ロックループ回路。
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