JP3894965B2 - 位相ロックループ用の位相検出器 - Google Patents

位相ロックループ用の位相検出器 Download PDF

Info

Publication number
JP3894965B2
JP3894965B2 JP07912495A JP7912495A JP3894965B2 JP 3894965 B2 JP3894965 B2 JP 3894965B2 JP 07912495 A JP07912495 A JP 07912495A JP 7912495 A JP7912495 A JP 7912495A JP 3894965 B2 JP3894965 B2 JP 3894965B2
Authority
JP
Japan
Prior art keywords
signal
phase
output
flip
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP07912495A
Other languages
English (en)
Other versions
JPH07326965A (ja
Inventor
デン ホランダー ヴィレム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Licensing Corp
Original Assignee
RCA Licensing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Licensing Corp filed Critical RCA Licensing Corp
Publication of JPH07326965A publication Critical patent/JPH07326965A/ja
Application granted granted Critical
Publication of JP3894965B2 publication Critical patent/JP3894965B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/455—Demodulation-circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Processing Of Color Television Signals (AREA)
  • Picture Signal Circuits (AREA)
  • Color Television Systems (AREA)
  • Synchronizing For Television (AREA)
  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【０００１】
【産業上の利用分野】
本発明は位相ロックループクロック信号を発生する配置に関する。
【０００２】
【従来の技術】
テレビジョン受信機及びビデオテープレコーダー信号源の両方に対してテキスト及びピクチャーインピクチャーのオンスクリーン表示のような特徴を有するデジタルビデオ信号処理システムはラインロックされたクロックと称される水平同期信号に対する位相ロックされたクロック信号を必要とする。典型的には位相ロックループ（ＰＬＬ）システムはラインロックされたクロック発生に対して形成される。典型的にはその様なＰＬＬは位相検出器とカウンタとを必要とする。
【０００３】
位相検出器内で水平同期信号のデューティーサイクルに独立に位相誤差指示信号を発生する事が望ましい。位相ロック状態でクロックのエッジと同期信号とは整列され、又はほぼ同時に発生するようにクロック信号を発生することがまた望ましい。水平同期信号が位相検出器内の唯一のフリップフロップに印加され、同期信号の信号路が位相検出器内の他のフリップフロップを含まないように位相誤差指示信号を発生することが更に望ましい。斯くして唯一のフリップフロップは位相誤差が正及び負の時の両方で用いられる。それ故に位相検出器の回路は簡単化される。
【０００４】
【発明が解決しようとする課題】
本発明の目的は簡単化された位相ロックループ用の位相検出器回路を有する位相ロックループ回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の特徴を実施する位相ロックループ回路は制御可能な発振器と同期信号源とを含む。フリップフロップは該同期信号に応答し、該同期信号のエッジが出現したとき第一の状態でフリップフロップ出力信号を発生する。出力信号は第一の状態と第二の状態との間で切り替わる。デコーダーは該フリップフロップを含む該同期信号の信号路を介して該デコーダーの出力に該同期信号を印加するのに用いられる。位相差を表わす信号はデコーダーの出力に発生される。該位相差を表わす信号は該同期信号と該発振器の出力信号との間の位相差に応じて発生される。正と負の両方の位相差に対して、他のフリップフロップは該同期信号源と該デコーダーの該出力との間の該同期信号のどのような信号路内にも含まれない。低域通過フィルターは該位相差を表わす信号に応答し、位相ロックループの方式で該発振器を制御する該発振器の制御入力に結合される。定常状態位相ロック動作で該発振器出力信号のエッジが該同期信号の該エッジと整列される。
【０００６】
【実施例】
図１は本発明の特徴を実施する位相検出器１０１を含む位相ロックループ（ＰＬＬ）１００のブロック系統図を示す。例えばテレビジョン受信機の図示していないビデオ検出器から得られたベースバンド輝度ビデオ信号ＶＩＤＥＯ−ＩＮは例えばＮＴＳＣ規格１５７３４Ｈｚ内の水平偏向周波数ｆH で周期Ｈを有する水平同期信号ＣＳＩのパルスを発生する従来技術の同期分離器５０に結合される。
【０００７】
出力信号ＣｌｋＤｉｖは電圧制御発振器５３内で発生されるＰＬＬ１００の発振器出力信号Ｃｌｋを周波数分割によりＮ分割２進カウンタ５２の１１の出力Ｑ０ーＱ１０の最上位ビットの出力Ｑ１０で発生される。信号Ｃｌｋはビデオ信号処理用のテレビジョン受信機の図示されない種々のステージで用いられうる。定常状態の動作では信号Ｃｌｋの周波数はＮ ｘ ｆH に等しい。値Ｎは信号Ｃｌｋの周波数と信号ＣｌｋＤｉｖの周波数との間の比を表す。値Ｎは例えば１７１６に等しい。
【０００８】
記憶素子又は図１のＤ型フリップフロップ６２のクリア入力ＣＬＲはナンドゲート６３の出力で出力されたローでクリア信号ＣＬＥＡＲを受ける。信号ＣＬＥＡＲは出力
【０００９】
【外１】
Figure 0003894965
【００１０】
で出力された１０の最下位反転信号のそれぞれがハイ状態であり、非反転出力Ｑ１０で出力された最上位ビットである信号ＣｌｋＤｉｖがハイ状態である時にカウンタ５２の所定の周期Ｈで出力される。斯くして図２の（ａ）の時間ＴＲ（１）又はＴＲ（２）で図１の信号ＣＬＥＡＲはロー状態となる。信号ＣＬＥＡＲがロー状態の時にフリップフロップ６２は図２の（ｃ）の信号ＳＹＮが出力される出力Ｑがロー状態を確立されフリップフロップ６２の反転出力
【００１１】
【外２】
Figure 0003894965
【００１２】
を出力された信号
【００１３】
【外３】
Figure 0003894965
【００１４】
がハイ状態であるリセット状態にラッチされる。信号ＣＬＥＡＲはそれぞれの水平周期Ｈ内でフリップフロップ６２の初期化を供する。
テレビジョン受信機が局を受信するようチューンされた時に図２の（ｂ）の水平同期信号ＣＳＩのパルスのハイからローへの遷移を有する前エッジＬＥ（１）又はＬＥ（２）は水平同期パルスが図１の信号ＶＩＤＥＯーＩＮで発生する時に発生される。信号ＣＳＩのパルス間で図２の（ｂ）の信号ＣＳＩはハイ状態である。
【００１５】
フリップフロップ６２の入力Ｄはハイ状態で信号ＶＣＣを受ける。図２の（ｂ）の信号ＣＳＩの前エッジＬＥ（１）又はＬＥ（２）が発生する時に図１のエッジトリガーされたフリップフロップ６２は図１のフリップフロップ６２の非反転出力端子Ｑで出力される図２の（ｃ）の出力信号ＳＹＮはハイ状態になるようセット状態にラッチされる。信号ＣｌｋＤｉｖは図２の（ｃ）の信号ＳＹＮに関する位相である図２の（ａ）の後エッジＴＴ（１）又はＴＴ（２）を有する。
【００１６】
第一の例では図２の（ｂ）の左側に示される前エッジＬＥ（１）は図２の（ａ）の信号ＣｌｋＤｉｖが既にハイ状態である時に発生する。第一の例は前エッジＬＥ（１）により決められたように図２の（ｂ）の信号ＣＳＩのパルスの位相は信号ＣｌｋＤｉｖの後エッジＴＴ（１）により決められるように図２の（ａ）の信号ＣｌｋＤｉｖの位相を遅延する。従って信号ＳＹＮ及びＣｌｋＤｉｖを受けるアンドゲート６４の図１の出力信号６４ａは図２の（ｂ）のエッジＬＥ（１）と図２の（ａ）のエッジＴＴ（１）との間でハイである。
【００１７】
図１の出力信号６４ａは図１の入力６６ａで図２の（ｄ）のイネーブル信号ＥＮＡを出力するようオアゲート６５を介して３状態ゲート６６のイネーブル入力６６ａに結合される。信号ＣｌｋＤｉｖはゲート６６の入力６６ｂに結合される。信号ＥＮＡは図２の（ｂ）のエッジＬＥ（１）が出現する時と図２の（ａ）のエッジＴＴ（１）が出現する時との間でハイ状態である。故に図１の信号ＥＮＡは図１の出力信号ＯＵＴを出力するゲート６６の出力６６ｃに結合されたハイ状態である信号ＣｌｋＤｉｖを引起す。
【００１８】
斯くしてハイ状態でピークを有する位相差を表わす信号ＯＵＴのパルスは信号ＣｌｋＤｉｖから出力される。図２の（ｄ）の信号ＥＮＡのパルス幅を確立する図２の（ｂ）のエッジＬＥ（１）と図２の（ａ）のエッジＴＴ（１）との間の期間の直前及び後で図１の出力６６ｃは高インピーダンス状態である。信号ＯＵＴのパルス幅は位相誤差又は差に比例する。信号Ｃｌｋの位相及び周波数を制御する発振器５３の入力端子５３ａを制御するために信号ＯＵＴはＰＬＬ１００のループフィルターを形成する従来技術の低域通過フィルター５４を介して結合される。 第二の例では図２の（ａ）の左側に示される前エッジＬＥ（２）は図２の（ａ）の信号ＣｌｋＤｉｖが既にロー状態である時に発生する。第二の例は前エッジＬＥ（２）により決められたように図２の（ｂ）の信号ＣＳＩのパルスの位相は信号ＣｌｋＤｉｖの後エッジＴＴ（２）により決められるように図２の（ａ）の信号ＣｌｋＤｉｖの位相を遅延する。従って信号
【００１９】
【外４】
Figure 0003894965
【００２０】
を受けるアンドゲート６７の図１の出力信号６７ａは図２の（ａ）のエッジＴＴ（２）と図２の（ｂ）のエッジＬＥ（２）との間でハイである。
図１の出力信号６７ａは図１の入力６６ａで図２の（ｄ）のイネーブル信号ＥＮＡを出力するようオアゲート６５を介して３状態ゲート６６のイネーブル入力６６ａに結合される。信号ＣｌｋＤｉｖはゲート６６の入力６６ｂに結合される。信号ＥＮＡは図２の（ａ）のエッジＴＴ（２）が出現する時と図２の（ｂ）のエッジＬＥ（２）が出現する時との間でハイ状態である。故に図１の信号ＥＮＡはゲート６６の出力６６ｃに結合されたロー状態である信号ＣｌｋＤｉｖを引起す。従って図１及び２の（ｅ）の出力信号ＯＵＴはロー状態で出力される。斯くしてロー状態でピークを有する位相差を表わす信号ＯＵＴのパルスは出力される。
【００２１】
図２の（ｄ）の信号ＥＮＡのパルス幅を確立する図２の（ａ）のエッジＴＴ（２）と図２の（ｂ）のエッジＬＥ（２）との間の期間の直前及び後で図１の出力６６ｃは高インピーダンス状態である。信号ＯＵＴのパルス幅は図２の（ｂ）のエッジＬＥ（２）と図２の（ａ）のエッジＴＴ（２）との間の位相差又は時間差に比例する。好ましくは信号ＯＵＴはそれぞれの信号ＣＳＩ及び信号ＣｌｋＤｉｖのデューティーサイクルと独立である。故に好ましくは図１のＰＬＬ１００は例えばノイズ又は信号受容変動の結果として出現する信号ＣＳＩのデューティーサイクルのどのような変化によっても影響されない。
【００２２】
位相ロック状態では図２の（ａ）のエッジＴＴ（２）又はＴＴ（１）が図２の（ｆ）の信号ＣｌｋのクロッキングエッジＣＥの直後又はこれとほとんど同時に出現する。斯くして信号Ｃｌｋ及びＣＳＩのエッジは位相ロック動作内で整列される。図２の（ａ）のエッジＴＴ（２）又はＴＴ（１）と整列された図２の（ｆ）の信号ＣｌｋのクロッキングエッジＣＥを有することは信号Ｃｌｋを用いる図示されないビデオ装置の他のステージ内での信号処理をおこないうる。
【００２３】
本発明の特徴によりフリップフロップ６２に結合される図１の信号ＣＳＩは発生した信号ＯＵＴの経路内でどの様な他の信号記憶ステージにも印加されない。ゲート６４、６５、６７、６６は位相検出器のデコーダー１０１ａを形成する。デコーダー１０１ａは組み合わせ論理ステージから全体が構成される。斯くしてフリップフロップ６２以外のフリップフロップは位相差が正及び負のいずれの時にもＣＳＩが発生される端子６１ａと信号ＯＵＴが発生される端子６６ｃとの間で形成されるいかなる信号路とも結合しない。唯一のフリップフロップを用いる結果として位相検出器の回路は簡単化される。
【００２４】
第三の例ではテレビジョン受信機はどのようなビデオ信号を受けるようにチューンされず結果として図１の失われた信号ＶＩＤＥＯーＩＮを生ずる。同期分離器６０の動作はテレビジョン受信機が送信局を受信するようチューンされないときのように同期パルスが出現しないときには信号ＣＳＩは連続的にロー状態である。信号ＣＬＥＡＲの動作の故にフリップフロップ６２はリセット状態であり、信号ＳＹＮはロー状態である。ロー状態の信号ＣＳＩはゲート６７を通して信号ＥＮＡの発生を阻止する。ゲート６７がイネーブルでないときに信号ＥＮＡが発生されない結果として端子６６ｃｋは駆動されず、高インピーダンスは端子６６ｃに出力される。故に好ましくはフィルター５４及び発振器５３は例えば信号ＣＳＩの短い期間の中断が発生した時に妨げない。更にまたビデオ信号ＶＩＤＥＯーＩＮが連続的に失われた時に発振器５３は公称フリーランニング周波数で動作する。
【００２５】
本発明の他の特徴により図２の（ａ）の信号ＣｌｋＤｉｖは例えば２：１のような１以上のロー対ハイ比率を有する。故に図２の（ａ）のエッジが出現した時に出現する図１の信号ＣＬＥＡＲは図１のフリップフロップ６２を信号ＣＳＩ内の図２の（ｂ）の等価パルスＥＱの出現に続いてリセットする。従って垂直再トレース中に出現する等価パルスＥＱはＰＬＬ１００の動作を妨げない。なぜならばそれらは図２の（ａ）のエッジＴＴ（１）又はＴＴ（２）に続く信号ＳＹＮになんら影響を有さないからである。
【００２６】
周波数分割目的に対して要求されるカウンタ５２のフリップフロップ計数ステージを除いて唯一の付加的なフリップフロップであるフリップフロップ６２が 必要とされる。デコーダー１０１ａの他の全ての論理ステージはメモリーなし又は組み合わせ論理ステージである。上記のように好ましくはＰＬＬ１００はフリップフロップ６２以外の信号ＣＳＩが出力される端子６１ａと信号ＯＵＴが出力される端子６６ｃとの間のどのような経路内でも付加的な記憶素子なしに構成される。斯くしてフリップフロップ６２は位相差が正及び負のどちらの時にも信号ＣＳＩの全ての信号路内での唯一のフリップフロップである。
【図面の簡単な説明】
【図１】本発明の特徴を実施する位相検出器を含む位相ロックループ（ＰＬＬ）の部分ブロック系統図を示す。
【図２】図１のＰＬＬの動作を説明する波形を示す図である。
【符号の説明】
５２ Ｎ分割２進カウンタ
５３ 電圧制御発振器
５３ａ 入力端子
５４ 低域通過フィルター
６２ フリップフロップ
６３ ナンドゲート
６４、６７ アンドゲート
６４ａ、６７ａ 出力信号
６５ オアゲート
６６ ３状態ゲート
６６ａ イネーブル入力
６６ｂ 入力
６６ｃ 出力
１００ 位相ロックループ
１０１ 位相検出器
１０１ａ デコーダー
ＶＩＤＥＯーＩＮ 輝度ビデオ信号
ｆH 水平偏向周波数
Ｈ 周期
ＣＳＩ 水平同期信号
ＣｌｋＤｉｖ 出力信号
Ｃｌｋ 発振器出力信号
Ｑ０−Ｑ１０ 出力
ＣＬＲ クリア入力
ＣＬＥＡＲ クリア信号
ＳＹＮ、ＶＣＣ 信号
ＬＥ 前エッジ
ＴＴ 後エッジ
ＣＥ クロッキングエッジ
ＥＱ 等価パルス

Claims (2)

  1. 映像信号を受信し、該映像信号に基づいて第一の周波数ｆで水平同期信号を供給する回路と；
    前記第一の周波数ｆのＮ倍である第二の周波数Ｎｆでクロックパルスを供給する位相調整可能な発振器と；
    前記水平同期信号に応答するフリップフロップと；
    前記クロックパルスを受け、１／Ｎｆの持続期間を有するリセット状態を、Ｎ個のクロックパルスごとに一度前記フリップフロップに供給するよう結合されたカウンタと；
    該カウンタの論理状態と前記フリップフロップの出力とをデコードするデコーダーと；
    前記水平同期信号と前記クロックパルスとの間の位相関係に応じて前記発振器を調整するパルスを供給するように、前記カウンタの最上位ビット出力に結合された入力と、前記デコーダーに結合されたイネーブル入力とを有し、更に、前記水平同期信号の中断の間に前記発振器の動作が妨げられないように高インピーダンス状態の出力信号を供給する３状態回路とを有することを特徴とする位相ロックループ回路。
  2. 前記発振器より供給される前記クロックパルスの位相を制御するように前記３状態回路と前記発振器との間に結合されたループフィルタを更に有することを特徴とする、請求項１記載の位相ロックループ回路。
JP07912495A 1994-04-07 1995-04-04 位相ロックループ用の位相検出器 Expired - Fee Related JP3894965B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9406866:5 1994-04-07
GB9406866A GB9406866D0 (en) 1994-04-07 1994-04-07 Yuv video line doubler

Publications (2)

Publication Number Publication Date
JPH07326965A JPH07326965A (ja) 1995-12-12
JP3894965B2 true JP3894965B2 (ja) 2007-03-22

Family

ID=10753139

Family Applications (2)

Application Number Title Priority Date Filing Date
JP07912495A Expired - Fee Related JP3894965B2 (ja) 1994-04-07 1995-04-04 位相ロックループ用の位相検出器
JP07912395A Expired - Fee Related JP4322319B2 (ja) 1994-04-07 1995-04-04 ビデオ装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP07912395A Expired - Fee Related JP4322319B2 (ja) 1994-04-07 1995-04-04 ビデオ装置

Country Status (7)

Country Link
US (2) US5426397A (ja)
EP (1) EP0676866B1 (ja)
JP (2) JP3894965B2 (ja)
KR (2) KR100371245B1 (ja)
CN (2) CN1068473C (ja)
DE (2) DE69512121T2 (ja)
GB (1) GB9406866D0 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400935B1 (en) * 1998-03-27 2002-06-04 Nortel Networks Limited Pilot tone detector
DE102004009116B3 (de) * 2004-02-25 2005-04-28 Infineon Technologies Ag Delta-Sigma-Frequenzdiskriminator
US7692565B2 (en) * 2007-04-18 2010-04-06 Qualcomm Incorporated Systems and methods for performing off-chip data communications at a high data rate
CN101050940B (zh) * 2007-05-23 2010-05-26 中国科学院光电技术研究所 高精度双频激光干涉仪信号细分系统
CN102055469B (zh) * 2009-11-05 2014-04-30 中兴通讯股份有限公司 鉴相器及锁相环电路
CN102316245B (zh) * 2010-07-09 2013-08-21 北京创毅视讯科技有限公司 一种模拟电视接收机本地行同步时钟的调整方法和装置
US9680459B2 (en) * 2014-12-11 2017-06-13 Intel Corporation Edge-aware synchronization of a data signal
CN105954636A (zh) * 2016-04-21 2016-09-21 张顺 一种短路和接地故障指示器
CN115220512B (zh) * 2022-08-10 2023-10-17 山东大学 驱动可调谐激光器的自动锁相恒流源电路及方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1481786A (en) * 1974-09-13 1977-08-03 Farnell Instr Ltd Frequency control circuits
US4055814A (en) * 1976-06-14 1977-10-25 Pertec Computer Corporation Phase locked loop for synchronizing VCO with digital data pulses
US4278903A (en) * 1978-04-28 1981-07-14 Tokyo Shibaura Denki Kabushiki Kaisha Phase comparison circuit
US4291274A (en) * 1978-11-22 1981-09-22 Tokyo Shibaura Denki Kabushiki Kaisha Phase detector circuit using logic gates
US4316150A (en) * 1980-01-09 1982-02-16 Tektronix, Inc. Phase locked loop including phase detector system controlled by enable pulses
US4371974A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation NRZ Data phase detector
US4400664A (en) * 1981-05-26 1983-08-23 Motorola, Inc. Digital phase detector
US4414572A (en) * 1982-03-15 1983-11-08 Rca Corporation Clamp for line-alternate signals
US4484142A (en) * 1982-05-07 1984-11-20 Digital Equipment Corp. Phase detector circuit
US4599570A (en) * 1982-07-21 1986-07-08 Sperry Corporation Phase detector with independent offset correction
US4520319A (en) * 1982-09-30 1985-05-28 Westinghouse Electric Corp. Electronic phase detector having an output which is proportional to the phase difference between two data signals
US4568881A (en) * 1983-05-03 1986-02-04 Magnetic Peripherals Inc. Phase comparator and data separator
US4527080A (en) * 1983-07-18 1985-07-02 At&T Bell Laboratories Digital phase and frequency comparator circuit
GB8328951D0 (en) * 1983-10-29 1983-11-30 Plessey Co Plc Frequency and phase synchronising arrangements
US4598217A (en) * 1984-03-19 1986-07-01 Itt Corporation High speed phase/frequency detector
US4594563A (en) * 1984-11-02 1986-06-10 Ampex Corporation Signal comparison circuit and phase-locked-loop using same
JPS61211711A (ja) * 1985-03-16 1986-09-19 Pioneer Electronic Corp 位相比較器
GB2174855B (en) * 1985-04-29 1989-08-23 Fluke Mfg Co John Wide range digital phase/frequency detector
NL8501887A (nl) * 1985-07-01 1987-02-02 Oce Nederland Bv Fasedetector.
JPS6288495A (ja) * 1985-10-14 1987-04-22 Fuji Photo Film Co Ltd 磁気記録装置の色差線順次回路
JPS62289058A (ja) * 1986-06-09 1987-12-15 Matsushita Electric Ind Co Ltd クランプ回路
GB2193406B (en) * 1986-08-02 1990-04-25 Marconi Instruments Ltd Phase detector
JPS63176070A (ja) * 1987-01-16 1988-07-20 Matsushita Electric Ind Co Ltd 映像信号クランプ装置
GB2202398A (en) * 1987-03-18 1988-09-21 Marconi Instruments Ltd Phase comparator
US4849704A (en) * 1987-04-15 1989-07-18 Westinghouse Electric Corp. Duty cycle independent phase detector
US4804928A (en) * 1987-05-12 1989-02-14 Texas Instruments Incorporated Phase-frequency compare circuit for phase lock loop
US4819081A (en) * 1987-09-03 1989-04-04 Intel Corporation Phase comparator for extending capture range
DE3733006A1 (de) * 1987-09-30 1989-04-13 Thomson Brandt Gmbh Schaltungsanordnung zur klemmung des schwarzpegels von farbsignalen in einem farbfernsehgeraet
JPH01125024A (ja) * 1987-11-09 1989-05-17 Mitsubishi Electric Corp 位相比較器
US5325187A (en) * 1988-04-27 1994-06-28 Canon Kabushiki Kaisha Image processing apparatus with back porch period sampling and clamping
US4884020A (en) * 1988-07-22 1989-11-28 Orion Instruments, Inc. Phase detection system
JPH0250676A (ja) * 1988-08-12 1990-02-20 Toshiba Corp Ａ／ｄ化クランプ回路
NL8802531A (nl) * 1988-10-14 1990-05-01 Philips Nv Fasedetector en frequentiedemodulator voorzien van zulk een fasedetector.
JP3080675B2 (ja) * 1990-03-30 2000-08-28 ユニチカ株式会社 アルカリ電池用セパレータ
DE69131760T2 (de) * 1990-05-02 2000-04-27 Canon Kk Bildabtastungsvorrichtung
US5061904A (en) * 1990-06-29 1991-10-29 Radius Inc. Phase locked loop having sampling gate phase detector
DE69133026T2 (de) * 1990-08-30 2002-10-31 Canon Kk Bildsignalverarbeitung
US5084700A (en) * 1991-02-04 1992-01-28 Thomson Consumer Electronics, Inc. Signal clamp circuitry for analog-to-digital converters
US5371552A (en) * 1991-10-31 1994-12-06 North American Philips Corporation Clamping circuit with offset compensation for analog-to-digital converters
DE4203478A1 (de) * 1992-02-07 1993-08-12 Thomson Brandt Gmbh Verfahren zur umsetzung eines digitalen videosignals
US5410357A (en) * 1993-04-12 1995-04-25 The United States Of America As Represented By The Secretary Of The Navy Scan converter and method

Also Published As

Publication number Publication date
CN1078422C (zh) 2002-01-23
US5426397A (en) 1995-06-20
KR100420234B1 (ko) 2004-10-06
CN1112753A (zh) 1995-11-29
JPH07307878A (ja) 1995-11-21
CN1133526A (zh) 1996-10-16
DE69512121D1 (de) 1999-10-21
DE19512075B4 (de) 2007-09-20
KR950035307A (ko) 1995-12-30
EP0676866A2 (en) 1995-10-11
KR100371245B1 (ko) 2003-03-29
DE69512121T2 (de) 1999-12-30
US5530487A (en) 1996-06-25
DE19512075A1 (de) 1995-10-12
CN1068473C (zh) 2001-07-11
KR950035353A (ko) 1995-12-30
EP0676866B1 (en) 1999-09-15
JPH07326965A (ja) 1995-12-12
GB9406866D0 (en) 1994-06-01
JP4322319B2 (ja) 2009-08-26
EP0676866A3 (en) 1996-07-24

Similar Documents

Publication Publication Date Title
EP0709966B1 (en) Phase detector with ternary output
JPH03502270A (ja) カラーバースト又は同期情報を自動的にロックする二重モードジェンロックシステム
JP3894965B2 (ja) 位相ロックループ用の位相検出器
US5541556A (en) Clock recovery circuit for serial digital video
JPH09163364A (ja) システムタイムクロックの誤差検出回路
CA2055823C (en) Clock information transmitting device and clock information receiving device
US5226063A (en) Counter for an image pickup system
JP3555372B2 (ja) 同期処理回路
US5208672A (en) Horizontal synchronizing signal generating circuit
JP2003198874A (ja) システムクロック生成回路
JPH0628382B2 (ja) 垂直同期信号作成回路
JPH06276089A (ja) Ｐｌｌ回路
JPH07105897B2 (ja) 垂直同期信号作成回路
JP2669949B2 (ja) 位相同期回路
KR0182056B1 (ko) 위상 동기 루프 시스템의 사이드 로크 방지 회로
KR0159313B1 (ko) 수평동기신호 발생회로
KR970001901Y1 (ko) 휘도신호와 색신호의 딜레이타임 자동 조절회로
JP3439369B2 (ja) Ｐｌｌ回路
JPH04192885A (ja) テレビジョン受像機の水平同期回路
JPH11112833A (ja) 水平同期分離回路
JPH0568182A (ja) 映像信号のサンプリングクロツク発生装置
JPH04243379A (ja) Ｐｌｌ回路
JPS63109677A (ja) 文字放送信号処理回路
JPH0644831B2 (ja) 映像信号カラ−フレ−ム作成装置
JPH10276111A (ja) Ａｆｔ装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050621

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050920

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050926

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060411

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060710

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060721

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061213

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees