JPH09163364A - システムタイムクロックの誤差検出回路 - Google Patents
システムタイムクロックの誤差検出回路Info
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- JPH09163364A JPH09163364A JP27664896A JP27664896A JPH09163364A JP H09163364 A JPH09163364 A JP H09163364A JP 27664896 A JP27664896 A JP 27664896A JP 27664896 A JP27664896 A JP 27664896A JP H09163364 A JPH09163364 A JP H09163364A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
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- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
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- Engineering & Computer Science (AREA)
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 デコーダのシステムタイムクロックがエンコ
ーダ側に同期するようにする誤差検出回路を提供する。 【解決手段】 デコーダのシステムタイムクロックを入
力し、これをカウントし、一定の周期ごとにカウント値
がリセットされるようにするカウンタ部５、６と；エン
コーダのシステムタイムクロックをカウントした値を所
定の期間ごとにサンプリングして得られるプログラムク
ロックリファレンスを受け入れ、前記カウンタ部５、６
のカウント値を受け入れて、前記プログラムクロックリ
ファレンスが入るごとに前記プログラムクロックリファ
レンスとその時の前記カウンタ部５、６のカウント値と
の差異値を求め、前記差異値の条件に従いシステムタイ
ムクロックの誤差値を生成して出力する誤差発生部１
と；前記誤差発生部１から出力される誤差値に対応する
電圧値を生成するループフィルタ２と；前記ループフィ
ルタ２から生成された電圧値を入力し、この電圧値に対
応する周波数を有するクロック信号を生成してデコーダ
のシステムタイムクロックとして提供する電圧制御発振
器３とを含んで構成される。
ーダ側に同期するようにする誤差検出回路を提供する。 【解決手段】 デコーダのシステムタイムクロックを入
力し、これをカウントし、一定の周期ごとにカウント値
がリセットされるようにするカウンタ部５、６と；エン
コーダのシステムタイムクロックをカウントした値を所
定の期間ごとにサンプリングして得られるプログラムク
ロックリファレンスを受け入れ、前記カウンタ部５、６
のカウント値を受け入れて、前記プログラムクロックリ
ファレンスが入るごとに前記プログラムクロックリファ
レンスとその時の前記カウンタ部５、６のカウント値と
の差異値を求め、前記差異値の条件に従いシステムタイ
ムクロックの誤差値を生成して出力する誤差発生部１
と；前記誤差発生部１から出力される誤差値に対応する
電圧値を生成するループフィルタ２と；前記ループフィ
ルタ２から生成された電圧値を入力し、この電圧値に対
応する周波数を有するクロック信号を生成してデコーダ
のシステムタイムクロックとして提供する電圧制御発振
器３とを含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明はシステムタイムクロ
ック（ＳＴＣ：Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）
の誤差検出回路に係り、より詳しくは、ＭＰＥＧ２（Ｍ
ｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏ
ｕｐ２）システムデコーダに適用されるシステムタイム
クロックの誤差検出回路に関する。
ック（ＳＴＣ：Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）
の誤差検出回路に係り、より詳しくは、ＭＰＥＧ２（Ｍ
ｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏ
ｕｐ２）システムデコーダに適用されるシステムタイム
クロックの誤差検出回路に関する。
【０００２】
【従来の技術】最近、情報のディジタル化が急速に進行
しており、これによってマルチメディアの発展における
１つの基盤技術である画像圧縮技術が非常に重要になっ
てきている。
しており、これによってマルチメディアの発展における
１つの基盤技術である画像圧縮技術が非常に重要になっ
てきている。
【０００３】かかる技術的背景下に生まれたＭＰＥＧ
は、マルチメディア環境にとって最も核心の技術である
ディジタル動画像の圧縮符号化のための国際的な標準案
である。
は、マルチメディア環境にとって最も核心の技術である
ディジタル動画像の圧縮符号化のための国際的な標準案
である。
【０００４】ＭＰＥＧ標準化活動はＭＰＥＧビデオ、Ｍ
ＰＥＧオーディオおよびＭＰＥＧシステムに関連してお
り、ＭＰＥＧビデオはビデオ信号圧縮アルゴリズムの標
準化を、ＭＰＥＧオーディオはディジタルオーディオ信
号圧縮アルゴリズムの標準化を、そしてＭＰＥＧシステ
ムは圧縮された多段ビデオおよびオーディオビットスト
リームの同期および多重化問題を扱っている。
ＰＥＧオーディオおよびＭＰＥＧシステムに関連してお
り、ＭＰＥＧビデオはビデオ信号圧縮アルゴリズムの標
準化を、ＭＰＥＧオーディオはディジタルオーディオ信
号圧縮アルゴリズムの標準化を、そしてＭＰＥＧシステ
ムは圧縮された多段ビデオおよびオーディオビットスト
リームの同期および多重化問題を扱っている。
【０００５】基本的にＭＰＥＧは静止画像の圧縮に関す
る標準案であるＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒ
ａｐｈ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）のフレーム圧縮
機能に時間重複性、すなわち、これらフレームの間にあ
る重複性を除去する部分が追加された形態を有してい
る。
る標準案であるＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒ
ａｐｈ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）のフレーム圧縮
機能に時間重複性、すなわち、これらフレームの間にあ
る重複性を除去する部分が追加された形態を有してい
る。
【０００６】このようなＭＰＥＧの中でも、高解像度テ
レビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔ
ｅｌｅｖｉｓｉｏｎ）水準の画質を得られるＭＰＥＧ２
が脚光を浴びている。これによって、ＭＰＥＧ２システ
ム、ＭＰＥＧ２ビデオおよびＭＰＥＧ２オーディオ用デ
コーダチップが開発されている趨勢であり、本発明は、
特にＭＰＥＧ２システムデコーダに適用される技術であ
る。
レビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔ
ｅｌｅｖｉｓｉｏｎ）水準の画質を得られるＭＰＥＧ２
が脚光を浴びている。これによって、ＭＰＥＧ２システ
ム、ＭＰＥＧ２ビデオおよびＭＰＥＧ２オーディオ用デ
コーダチップが開発されている趨勢であり、本発明は、
特にＭＰＥＧ２システムデコーダに適用される技術であ
る。
【０００７】ＭＰＥＧ２システムについて規定している
国際標準化機構／国際電気委員会（ＩＳＯ／ＩＥＣ：Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄ Ｏｒｇ
ａｎｉｚａｔｉｏｎ／Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｎｆｅｒｅｎｃ
ｅ）の１３８１８国際標準案に従うと、転送ストリーム
（Ｔｒａｎｓｐｏｒｔ ｓｔｒｅａｍ）における各基礎
ストリーム（Ｅｌｅｍｅｎｔａｒｙ ｓｔｒｅａｍ）の
同期化は、プログラムクロックリファレンス（ＰＣＲ：
Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）と
システムタイムクロック（ＳＴＣ：Ｓｙｓｔｅｍ Ｔｉ
ｍｅ Ｃｌｏｃｋ）を基準にして行われる。
国際標準化機構／国際電気委員会（ＩＳＯ／ＩＥＣ：Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄ Ｏｒｇ
ａｎｉｚａｔｉｏｎ／Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｎｆｅｒｅｎｃ
ｅ）の１３８１８国際標準案に従うと、転送ストリーム
（Ｔｒａｎｓｐｏｒｔ ｓｔｒｅａｍ）における各基礎
ストリーム（Ｅｌｅｍｅｎｔａｒｙ ｓｔｒｅａｍ）の
同期化は、プログラムクロックリファレンス（ＰＣＲ：
Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）と
システムタイムクロック（ＳＴＣ：Ｓｙｓｔｅｍ Ｔｉ
ｍｅ Ｃｌｏｃｋ）を基準にして行われる。
【０００８】システムタイムクロックは所定の周波数
の、例えば２７ＭＨｚ、クロック信号をカウントするカ
ウンタにより得られる。システムタイムクロックは転送
ストリームのエンコーダ側とデコーダ側とで用いられ、
デコーダ側のシステムタイムクロックはエンコーダ側の
システムタイムクロックと同期しなければならない。
の、例えば２７ＭＨｚ、クロック信号をカウントするカ
ウンタにより得られる。システムタイムクロックは転送
ストリームのエンコーダ側とデコーダ側とで用いられ、
デコーダ側のシステムタイムクロックはエンコーダ側の
システムタイムクロックと同期しなければならない。
【０００９】これを満たすため、エンコーダにおいては
システムタイムクロックの値を一定の時間間隔でサンプ
リングして得られる値を転送ストリームに載せて伝送
し、このサンプリングされた値をプログラムクロックリ
ファレンスとして用いる。
システムタイムクロックの値を一定の時間間隔でサンプ
リングして得られる値を転送ストリームに載せて伝送
し、このサンプリングされた値をプログラムクロックリ
ファレンスとして用いる。
【００１０】デコーダにおいては伝送されたプログラム
クロックリファレンスを用いてデコーダのシステムタイ
ムクロックをエンコーダのシステムタイムクロックと同
期化する動作を行う。
クロックリファレンスを用いてデコーダのシステムタイ
ムクロックをエンコーダのシステムタイムクロックと同
期化する動作を行う。
【００１１】
【発明が解決しようとする課題】しかしながら、デコー
ダの前記同期化動作を行うため、デコーダにおいては現
在のシステムタイムクロックと転送ストリームから得ら
れるプログラムクロックリファレンスとの誤差を検出
し、検出された誤差をデコーダのシステムタイムクロッ
クに補正可能にする誤差検出回路を備えなければならな
いという問題点がある。
ダの前記同期化動作を行うため、デコーダにおいては現
在のシステムタイムクロックと転送ストリームから得ら
れるプログラムクロックリファレンスとの誤差を検出
し、検出された誤差をデコーダのシステムタイムクロッ
クに補正可能にする誤差検出回路を備えなければならな
いという問題点がある。
【００１２】本発明はこのような技術的背景下において
導出されたものであって、その目的は、デコーダのシス
テムタイムクロックと転送ストリームから得られるプロ
グラムクロックリファレンスとの間の差異を検出し、こ
れがシステムタイムクロックに補償されるよう制御する
ことにより、デコーダのシステムタイムクロックがエン
コーダ側に同期するようにする誤差検出回路を提供する
ことにある。
導出されたものであって、その目的は、デコーダのシス
テムタイムクロックと転送ストリームから得られるプロ
グラムクロックリファレンスとの間の差異を検出し、こ
れがシステムタイムクロックに補償されるよう制御する
ことにより、デコーダのシステムタイムクロックがエン
コーダ側に同期するようにする誤差検出回路を提供する
ことにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
の本発明のシステムタイムクロックの誤差検出回路は、
デコーダのシステムタイムクロックを入力し、これをカ
ウントしてカウント値を得ると共に、一定の周期ごとに
このカウント値をリセットするカウンタ部と；エンコー
ダのシステムタイムクロックをカウントした値を所定の
期間ごとにサンプリングして得られるプログラムクロッ
クリファレンスを受け入れ、前記カウンタ部の前記カウ
ント値を受け入れて、前記プログラムクロックリファレ
ンスが入るごとに前記プログラムクロックリファレンス
とその時の前記カウンタ部の前記カウント値との差異値
を求め、前記差異値の条件に従い前記システムタイムク
ロックの誤差値を生成して出力する誤差発生部と；前記
誤差発生部から出力される誤差値に対応する電圧値を生
成するループフィルタと；前記ループフィルタから生成
された電圧値を入力し、この電圧値に対応する周波数を
有するクロック信号を生成して前記デコーダのシステム
タイムクロックとして提供する電圧制御発振器とを含む
よう構成される。
の本発明のシステムタイムクロックの誤差検出回路は、
デコーダのシステムタイムクロックを入力し、これをカ
ウントしてカウント値を得ると共に、一定の周期ごとに
このカウント値をリセットするカウンタ部と；エンコー
ダのシステムタイムクロックをカウントした値を所定の
期間ごとにサンプリングして得られるプログラムクロッ
クリファレンスを受け入れ、前記カウンタ部の前記カウ
ント値を受け入れて、前記プログラムクロックリファレ
ンスが入るごとに前記プログラムクロックリファレンス
とその時の前記カウンタ部の前記カウント値との差異値
を求め、前記差異値の条件に従い前記システムタイムク
ロックの誤差値を生成して出力する誤差発生部と；前記
誤差発生部から出力される誤差値に対応する電圧値を生
成するループフィルタと；前記ループフィルタから生成
された電圧値を入力し、この電圧値に対応する周波数を
有するクロック信号を生成して前記デコーダのシステム
タイムクロックとして提供する電圧制御発振器とを含む
よう構成される。
【００１４】さらに、本発明はループフィルタと電圧制
御発振器とで位相同期ループを形成し、誤差発生部から
生成された誤差値に従いシステムタイムクロックの周波
数を制御するように構成することが出来る。
御発振器とで位相同期ループを形成し、誤差発生部から
生成された誤差値に従いシステムタイムクロックの周波
数を制御するように構成することが出来る。
【００１５】さらに、本発明の誤差検出回路は、エンコ
ーダのシステムタイムクロックによるカウント値を所定
の期間ごとにサンプリングして得られるプログラムクロ
ックリファレンスとデコーダのシステムタイムクロック
によるカウント値とを比較し、その差異を求めてデコー
ダのシステムタイムクロックの周波数を補正することに
より、デコーダ側のシステムタイムクロックをエンコー
ダ側のシステムタイムクロックに同期させるよう構成す
ることが出来る。
ーダのシステムタイムクロックによるカウント値を所定
の期間ごとにサンプリングして得られるプログラムクロ
ックリファレンスとデコーダのシステムタイムクロック
によるカウント値とを比較し、その差異を求めてデコー
ダのシステムタイムクロックの周波数を補正することに
より、デコーダ側のシステムタイムクロックをエンコー
ダ側のシステムタイムクロックに同期させるよう構成す
ることが出来る。
【００１６】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面を参照して詳細に説明する。図１は本発明
の実施の形態に従う誤差検出回路の構成ブロック図であ
り、図２は図１の誤差発生部および第１、第２カウンタ
に対する詳細構成図であり、図３はシステムタイムクロ
ックがプログラムクロックリファレンスより遅く進行さ
れる場合のシステムタイムクロックとプログラムクロッ
クリファレンスとの関係を示すダイヤグラムであり、図
４はシステムタイムクロックがプログラムクロックリフ
ァレンスより速く進行される場合のシステムタイムクロ
ックとプログラムクロックリファレンスとの関係を示す
ダイヤグラムである。図１に示すように、本発明の実施
の形態に従うＭＰＥＧシステムデコーダのためのシステ
ムタイムクロックの誤差検出回路は、プログラムクロッ
クリファレンス値（ＰＣＲ＿ＢＡＳＥ，ＰＣＲ＿ＥＸ
Ｔ）とシステムタイムクロックのカウント値（ＳＴＣ＿
ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）とを受け入れてシステムタ
イムクロックの誤差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）を出
力するように連結された誤差発生部１と、誤差発生部１
の出力端に連結されたループフィルタ２と、ループフィ
ルタ２の出力値を受け入れてシステムタイムクロックを
提供するように連結された電圧制御発振器３と、電圧制
御発振器３の出力端に連結される分周器４と、分周器４
の出力信号をクロック端ＣＫに受け入れてシステムタイ
ムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ）を誤差発
生部１に出力するように連結された第１カウンタ５と、
分周器４の出力信号をリセット端Ｒｅｓｅｔに受け入れ
てシステムタイムクロックのカウント値（ＳＴＣ＿ＥＸ
Ｔ）を誤差発生部１に出力するように連結された第２カ
ウンタ６とで構成される。
態を添付図面を参照して詳細に説明する。図１は本発明
の実施の形態に従う誤差検出回路の構成ブロック図であ
り、図２は図１の誤差発生部および第１、第２カウンタ
に対する詳細構成図であり、図３はシステムタイムクロ
ックがプログラムクロックリファレンスより遅く進行さ
れる場合のシステムタイムクロックとプログラムクロッ
クリファレンスとの関係を示すダイヤグラムであり、図
４はシステムタイムクロックがプログラムクロックリフ
ァレンスより速く進行される場合のシステムタイムクロ
ックとプログラムクロックリファレンスとの関係を示す
ダイヤグラムである。図１に示すように、本発明の実施
の形態に従うＭＰＥＧシステムデコーダのためのシステ
ムタイムクロックの誤差検出回路は、プログラムクロッ
クリファレンス値（ＰＣＲ＿ＢＡＳＥ，ＰＣＲ＿ＥＸ
Ｔ）とシステムタイムクロックのカウント値（ＳＴＣ＿
ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）とを受け入れてシステムタ
イムクロックの誤差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）を出
力するように連結された誤差発生部１と、誤差発生部１
の出力端に連結されたループフィルタ２と、ループフィ
ルタ２の出力値を受け入れてシステムタイムクロックを
提供するように連結された電圧制御発振器３と、電圧制
御発振器３の出力端に連結される分周器４と、分周器４
の出力信号をクロック端ＣＫに受け入れてシステムタイ
ムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ）を誤差発
生部１に出力するように連結された第１カウンタ５と、
分周器４の出力信号をリセット端Ｒｅｓｅｔに受け入れ
てシステムタイムクロックのカウント値（ＳＴＣ＿ＥＸ
Ｔ）を誤差発生部１に出力するように連結された第２カ
ウンタ６とで構成される。
【００１７】システムタイムクロックのカウント値（Ｓ
ＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）は基本値（ＳＴＣ＿
ＢＡＳＥ）と拡張値（ＳＴＣ＿ＥＸＴ）とからなり、プ
ログラムクロックリファレンス値も基本値と拡張値とか
らなる。
ＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）は基本値（ＳＴＣ＿
ＢＡＳＥ）と拡張値（ＳＴＣ＿ＥＸＴ）とからなり、プ
ログラムクロックリファレンス値も基本値と拡張値とか
らなる。
【００１８】第１カウンタ５は３３ビットカウンタで、
第２カウンタ６は９ビットカウンタで構成し、分周器４
の分周率は１／３００である。
第２カウンタ６は９ビットカウンタで構成し、分周器４
の分周率は１／３００である。
【００１９】前述したように、誤差発生部１に入力され
るプログラムクロックリファレンス（ＰＣＲ＿ＢＡＳ
Ｅ，ＰＣＲ＿ＥＸＴ）はエンコーダのシステムタイムク
ロックに従うカウント値がサンプリングされて得られた
ものである。
るプログラムクロックリファレンス（ＰＣＲ＿ＢＡＳ
Ｅ，ＰＣＲ＿ＥＸＴ）はエンコーダのシステムタイムク
ロックに従うカウント値がサンプリングされて得られた
ものである。
【００２０】このときのプログラムクロックリファレン
スを数式で表現すると、次のようである。 ＰＣＲ＝ＰＣＲ＿ＢＡＳＥ×３００＋ＰＣＲ＿ＥＸＴ
スを数式で表現すると、次のようである。 ＰＣＲ＝ＰＣＲ＿ＢＡＳＥ×３００＋ＰＣＲ＿ＥＸＴ
【００２１】図１を参照すると、第１および第２カウン
タ５、６によりデコーダのシステムタイムクロックとこ
れを１／３００に分周したクロックがカウントされ、各
カウンタ５、６の出力からはシステムタイムクロックの
カウント値（ＳＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）が得
られる。
タ５、６によりデコーダのシステムタイムクロックとこ
れを１／３００に分周したクロックがカウントされ、各
カウンタ５、６の出力からはシステムタイムクロックの
カウント値（ＳＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）が得
られる。
【００２２】初期の電源印加の際、第１、第２カウンタ
５、６には最初のプログラムクロックリファレンスの基
本値と拡張値とがローディングされ、この値からカウン
ト動作が始まる。
５、６には最初のプログラムクロックリファレンスの基
本値と拡張値とがローディングされ、この値からカウン
ト動作が始まる。
【００２３】誤差発生部１には第１、第２カウンタ５、
６のカウント値が連続的に入力される。誤差発生部１に
おいては所定のサンプリング周期に従いプログラムクロ
ックリファレンスが入力されると、入力されたプログラ
ムクロックリファレンスとそのときのシステムタイムク
ロックのカウント値とからそのそれぞれの基本値と拡張
値との差異が求められる。
６のカウント値が連続的に入力される。誤差発生部１に
おいては所定のサンプリング周期に従いプログラムクロ
ックリファレンスが入力されると、入力されたプログラ
ムクロックリファレンスとそのときのシステムタイムク
ロックのカウント値とからそのそれぞれの基本値と拡張
値との差異が求められる。
【００２４】誤差発生部１においては前記基本値と拡張
値との差異に対する比較および判断によりシステムタイ
ムクロックとプログラムクロックリファレンスとの誤差
値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）が得られ、この誤差値
（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）はループフィルタ２に出力
される。
値との差異に対する比較および判断によりシステムタイ
ムクロックとプログラムクロックリファレンスとの誤差
値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）が得られ、この誤差値
（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）はループフィルタ２に出力
される。
【００２５】ループフィルタ２においては入力された誤
差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）に対応する所定の電圧
値が得られ、この電圧値は電圧制御発振器３に出力され
る。電圧制御発振器３においては入力された電圧値に対
応する周波数を有するクロック信号が生成され、このク
ロック信号はデコーダのシステムタイムクロックとして
外部に提供される。
差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）に対応する所定の電圧
値が得られ、この電圧値は電圧制御発振器３に出力され
る。電圧制御発振器３においては入力された電圧値に対
応する周波数を有するクロック信号が生成され、このク
ロック信号はデコーダのシステムタイムクロックとして
外部に提供される。
【００２６】前記実施の形態の説明を参照すると、エン
コーダのシステムタイムクロックをカウントした値であ
るプログラムクロックリファレンスとデコーダのシステ
ムタイムクロックをカウントした値とを比較して誤差を
求め、この誤差に従いデコーダのシステムタイムクロッ
クの周波数を制御するようにすることにより、デコーダ
のシステムタイムクロックをエンコーダのシステムタイ
ムクロックに同期させるようにすることができる。
コーダのシステムタイムクロックをカウントした値であ
るプログラムクロックリファレンスとデコーダのシステ
ムタイムクロックをカウントした値とを比較して誤差を
求め、この誤差に従いデコーダのシステムタイムクロッ
クの周波数を制御するようにすることにより、デコーダ
のシステムタイムクロックをエンコーダのシステムタイ
ムクロックに同期させるようにすることができる。
【００２７】次に、図２ないし図４を参照して、図１の
誤差発生部１および第１、第２カウンタ５、６をより詳
細に説明する。図２に示すように、本発明の実施の形態
に従う誤差検出回路の誤差発生部１は、９ビットのプロ
グラムクロックリファレンスの拡張値（ＰＣＲ＿ＥＸＴ
［８：０］）と第２カウンタ６から出力される９ビット
のシステムタイムクロックのカウント値（ＳＴＣ＿ＥＸ
Ｔ）を受け入れて２入力の差異を出力するように連結さ
れた減算器１１と、３３ビットのプログラムクロックリ
ファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）
と第１カウンタ５から出力される３３ビットのシステム
タイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ）とを
受け入れて２入力の差異を出力するように連結された減
算器１２と、前記減算器１１の出力と比較信号とを受け
入れて１０ビットの拡張値の差異（ＳＴＣ＿ＥＸＴ Ｄ
ｉｆｆ［９：０］）を出力するように連結されたラッチ
１３と、減算器１２の出力と比較信号とを受け入れて３
４ビットの基本値の差異（ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ
［３３：０］）を出力するように連結されたラッチ１４
と、ラッチ１３、１４の出力を受け入れて１０ビットの
誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を出力するように連結
された判断および演算部１５と、判断および演算部１５
の誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を受け入れてＮビッ
トシフトされた誤差信号（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）を
出力するように連結されたシフトレジスタ１６とで構成
される。
誤差発生部１および第１、第２カウンタ５、６をより詳
細に説明する。図２に示すように、本発明の実施の形態
に従う誤差検出回路の誤差発生部１は、９ビットのプロ
グラムクロックリファレンスの拡張値（ＰＣＲ＿ＥＸＴ
［８：０］）と第２カウンタ６から出力される９ビット
のシステムタイムクロックのカウント値（ＳＴＣ＿ＥＸ
Ｔ）を受け入れて２入力の差異を出力するように連結さ
れた減算器１１と、３３ビットのプログラムクロックリ
ファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）
と第１カウンタ５から出力される３３ビットのシステム
タイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ）とを
受け入れて２入力の差異を出力するように連結された減
算器１２と、前記減算器１１の出力と比較信号とを受け
入れて１０ビットの拡張値の差異（ＳＴＣ＿ＥＸＴ Ｄ
ｉｆｆ［９：０］）を出力するように連結されたラッチ
１３と、減算器１２の出力と比較信号とを受け入れて３
４ビットの基本値の差異（ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ
［３３：０］）を出力するように連結されたラッチ１４
と、ラッチ１３、１４の出力を受け入れて１０ビットの
誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を出力するように連結
された判断および演算部１５と、判断および演算部１５
の誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を受け入れてＮビッ
トシフトされた誤差信号（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）を
出力するように連結されたシフトレジスタ１６とで構成
される。
【００２８】一方、第１カウンタ５のクロック端Ｃｌｋ
には分周器４の出力信号が印加され、カウントエネーブ
ル端Ｃｔｅｎにはエネーブル信号（ＳＴＣ＿ＢＡＳＥ＿
ＥＮＡ）が印加され、リセット端Ｒｅｓｅｔにはクリア
信号（ＳＴＣ＿ＢＡＳＥ＿ＣＬＲ）が印加され、データ
入力端Ｑｉｎには基本ロードデータ（ＢＡＳＥ＿Ｌｏａ
ｄ＿Ｄａｔａ）が印加され、ロード端Ｌｏａｄにはロー
ド信号（ＳＴＣ＿ＢＡＳＥ＿ＬＯＡＤ）が印加される。
には分周器４の出力信号が印加され、カウントエネーブ
ル端Ｃｔｅｎにはエネーブル信号（ＳＴＣ＿ＢＡＳＥ＿
ＥＮＡ）が印加され、リセット端Ｒｅｓｅｔにはクリア
信号（ＳＴＣ＿ＢＡＳＥ＿ＣＬＲ）が印加され、データ
入力端Ｑｉｎには基本ロードデータ（ＢＡＳＥ＿Ｌｏａ
ｄ＿Ｄａｔａ）が印加され、ロード端Ｌｏａｄにはロー
ド信号（ＳＴＣ＿ＢＡＳＥ＿ＬＯＡＤ）が印加される。
【００２９】第２カウンタ６のクロック端Ｃｌｋにはシ
ステムタイムクロックが印加され、カウントエネーブル
端Ｃｔｅｎにはエネーブル信号（ＳＴＣ＿ＥＸＴ＿ＥＮ
Ａ）が印加され、リセット端Ｒｅｓｅｔには分周器の出
力信号が印加され、データ入力端Ｑｉｎには拡張ロード
データ（ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）が印加され、ロ
ード端Ｌｏａｄにはロード信号（ＳＴＣ＿ＥＸＴ＿ＬＯ
ＡＤ）が印加される。
ステムタイムクロックが印加され、カウントエネーブル
端Ｃｔｅｎにはエネーブル信号（ＳＴＣ＿ＥＸＴ＿ＥＮ
Ａ）が印加され、リセット端Ｒｅｓｅｔには分周器の出
力信号が印加され、データ入力端Ｑｉｎには拡張ロード
データ（ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）が印加され、ロ
ード端Ｌｏａｄにはロード信号（ＳＴＣ＿ＥＸＴ＿ＬＯ
ＡＤ）が印加される。
【００３０】次に、前記構成に基づいて誤差発生部１と
第１、第２比較器５、６の動作を説明する。電源が印加
されて回路の動作が始まると、各カウンタ５、６のロー
ド端Ｌｏａｄにはローレベルのロード信号（ＳＴＣ＿Ｂ
ＡＳＥ＿ＬＯＡＤ、ＳＴＣ＿ＥＸＴ＿ＬＯＡＤ）が印加
されて各ロードデータ（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔ
ａ、ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）が対応するカウンタ
５、６にプリセットされる。ここで、各ロードデータ
（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔａ、ＥＸＴ＿Ｌｏａｄ＿
Ｄａｔａ）はデコーダに印加される最初のプログラムク
ロックリファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３
２：０］）と拡張値（ＰＣＲ＿ＥＸＴ［８：０］）とで
ある。
第１、第２比較器５、６の動作を説明する。電源が印加
されて回路の動作が始まると、各カウンタ５、６のロー
ド端Ｌｏａｄにはローレベルのロード信号（ＳＴＣ＿Ｂ
ＡＳＥ＿ＬＯＡＤ、ＳＴＣ＿ＥＸＴ＿ＬＯＡＤ）が印加
されて各ロードデータ（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔ
ａ、ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）が対応するカウンタ
５、６にプリセットされる。ここで、各ロードデータ
（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔａ、ＥＸＴ＿Ｌｏａｄ＿
Ｄａｔａ）はデコーダに印加される最初のプログラムク
ロックリファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３
２：０］）と拡張値（ＰＣＲ＿ＥＸＴ［８：０］）とで
ある。
【００３１】プリセットが完了すると、ハイレベルのエ
ネーブル信号（ＳＴＣ＿ＢＡＳＥ＿ＥＮＡ、ＳＴＣ＿Ｅ
ＸＴ＿ＥＮＡ）が対応するカウンタ５、６に印加され、
各カウンタ５、６はロードデータから始めてそれぞれの
クロック端に印加されるクロック信号のパルス数をカウ
ントする動作を行う。
ネーブル信号（ＳＴＣ＿ＢＡＳＥ＿ＥＮＡ、ＳＴＣ＿Ｅ
ＸＴ＿ＥＮＡ）が対応するカウンタ５、６に印加され、
各カウンタ５、６はロードデータから始めてそれぞれの
クロック端に印加されるクロック信号のパルス数をカウ
ントする動作を行う。
【００３２】このとき、分周器の出力信号はシステムタ
イムクロックを１／３００で分周した信号であるので、
カウンタ６はシステムタイムクロックの３００クロック
ごとにカウント値をリセットし、カウンタ５は所定のク
リア信号（ＳＴＣ＿ＢＡＳＥ＿ＣＬＲ）により前記カウ
ンタ６のリセット周期よりもっと大きい周期ごとにカウ
ント値をリセットする。
イムクロックを１／３００で分周した信号であるので、
カウンタ６はシステムタイムクロックの３００クロック
ごとにカウント値をリセットし、カウンタ５は所定のク
リア信号（ＳＴＣ＿ＢＡＳＥ＿ＣＬＲ）により前記カウ
ンタ６のリセット周期よりもっと大きい周期ごとにカウ
ント値をリセットする。
【００３３】カウンタ５のカウント値（ＳＴＣ＿ＢＡＳ
Ｅ）は減算器１２に入力され、カウンタ６のカウント値
（ＳＴＣ＿ＥＸＴ）は減算器１１に入力される。
Ｅ）は減算器１２に入力され、カウンタ６のカウント値
（ＳＴＣ＿ＥＸＴ）は減算器１１に入力される。
【００３４】減算器１１においてはプログラムクロック
リファレンスの拡張値（ＰＣＲ＿ＥＸＴ［８：０］）と
カウント値（ＳＴＣ＿ＥＸＴ）の差異が求められ、減算
器１２においてはプログラムクロックリファレンスの基
本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）とカウント値
（ＳＴＣ＿ＢＡＳＥ）の差異が求められる。
リファレンスの拡張値（ＰＣＲ＿ＥＸＴ［８：０］）と
カウント値（ＳＴＣ＿ＥＸＴ）の差異が求められ、減算
器１２においてはプログラムクロックリファレンスの基
本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）とカウント値
（ＳＴＣ＿ＢＡＳＥ）の差異が求められる。
【００３５】各減算器１１、１２の出力は対応するラッ
チ１３、１４に入力され、各ラッチ１３、１４には１ビ
ットの比較信号が共通に印加される。比較信号は新しい
プログラムクロックリファレンスが入力されたことを知
らせるためのものであって、ハイレベルの比較信号が入
力された場合のみ各ラッチ１３、１４が入力を出力端に
送る。
チ１３、１４に入力され、各ラッチ１３、１４には１ビ
ットの比較信号が共通に印加される。比較信号は新しい
プログラムクロックリファレンスが入力されたことを知
らせるためのものであって、ハイレベルの比較信号が入
力された場合のみ各ラッチ１３、１４が入力を出力端に
送る。
【００３６】各ラッチ１３、１４の出力データ（ＳＴＣ
＿ＥＸＴ Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ Ｄ
ｉｆｆ［３３：０］）が判断および演算部１５に入力さ
れた場合、判断および演算部１５においてはラッチ１
３、１４から入力された基本値と拡張値との差異からプ
ログラムクロックリファレンスとシステムタイムクロッ
クの偏差を計算して１０ビットの誤差信号（ＳＴＣ＿Ｅ
ＲＲＯＲ）を出力する。
＿ＥＸＴ Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ Ｄ
ｉｆｆ［３３：０］）が判断および演算部１５に入力さ
れた場合、判断および演算部１５においてはラッチ１
３、１４から入力された基本値と拡張値との差異からプ
ログラムクロックリファレンスとシステムタイムクロッ
クの偏差を計算して１０ビットの誤差信号（ＳＴＣ＿Ｅ
ＲＲＯＲ）を出力する。
【００３７】誤差信号（ＳＴＣ＿ＥＲＲＯＲ）はシフト
レジスタ１６によりＮビットほど右側にシフトされ、シ
フトされたデータ（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）はループ
フィルタ２に提供される。
レジスタ１６によりＮビットほど右側にシフトされ、シ
フトされたデータ（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）はループ
フィルタ２に提供される。
【００３８】図３および図４に示すように、判断および
演算部１５の２入力（ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：
０］、ＳＴＣ＿ＢＡＳＥ＿Ｄｉｆｆ［３３：０］）を通
じてプログラムクロックリファレンスとシステムタイム
クロックとの間の関係は３つの場合に分類される。一番
目は、図３に示すように、デコーダのシステムタイムク
ロックがプログラムクロックリファレンスより遅い場合
であって、判断および演算部１５から誤差信号（ＳＴＣ
＿ＥＲＲＯＲ）として正の値が出力される。二番目は、
図４に示すように、デコーダのシステムタイムクロック
がプログラムクロックリファレンスより速い場合であっ
て、判断および演算部１５から誤差信号（ＳＴＣ＿ＥＲ
ＲＯＲ）として負の値が出力される。三番目は、判断お
よび演算部１５の２入力が±３００〜±（２33−３０
０）間の値である場合であって、システムタイムクロッ
クがプログラムクロックリファレンスから外れすぎてい
るため、位相同期ループが開放状態にあると判断し、誤
差信号（ＳＴＣ＿ＥＲＲＯＲ）としてゼロが出力され
る。
演算部１５の２入力（ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：
０］、ＳＴＣ＿ＢＡＳＥ＿Ｄｉｆｆ［３３：０］）を通
じてプログラムクロックリファレンスとシステムタイム
クロックとの間の関係は３つの場合に分類される。一番
目は、図３に示すように、デコーダのシステムタイムク
ロックがプログラムクロックリファレンスより遅い場合
であって、判断および演算部１５から誤差信号（ＳＴＣ
＿ＥＲＲＯＲ）として正の値が出力される。二番目は、
図４に示すように、デコーダのシステムタイムクロック
がプログラムクロックリファレンスより速い場合であっ
て、判断および演算部１５から誤差信号（ＳＴＣ＿ＥＲ
ＲＯＲ）として負の値が出力される。三番目は、判断お
よび演算部１５の２入力が±３００〜±（２33−３０
０）間の値である場合であって、システムタイムクロッ
クがプログラムクロックリファレンスから外れすぎてい
るため、位相同期ループが開放状態にあると判断し、誤
差信号（ＳＴＣ＿ＥＲＲＯＲ）としてゼロが出力され
る。
【００３９】前記各場合について判断および演算部１５
に入力される基本値と拡張値との差異（ＳＴＣ＿ＥＸＴ
Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ
［３３：０］）を用いて判断および演算部１５の動作を
説明する。図３に示すように、システムタイムクロック
がプログラムクロックリファレンスより遅い場合におい
ても、Ａの場合のように、ＰＣＲ−ＳＴＣが正の値にな
る場合があり、Ｂの場合のように、ＰＣＲ−ＳＴＣが負
の値になる場合がある。
に入力される基本値と拡張値との差異（ＳＴＣ＿ＥＸＴ
Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ
［３３：０］）を用いて判断および演算部１５の動作を
説明する。図３に示すように、システムタイムクロック
がプログラムクロックリファレンスより遅い場合におい
ても、Ａの場合のように、ＰＣＲ−ＳＴＣが正の値にな
る場合があり、Ｂの場合のように、ＰＣＲ−ＳＴＣが負
の値になる場合がある。
【００４０】システムタイムクロックがプログラムクロ
ックリファレンスに比べ、相対的に３００クロック未満
の差異に遅くなる場合は、次のようである。 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝０であ
り、ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］が正数である
場合（図３Ａ）と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝１10であ
り、ＳＴＣ＿ＥＸＴＤｉｆｆ［９：０］が負数である場
合（図３Ａ）と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝−（２33
−１）10、すなわち、１００００００００００００００
００００００００００００００００００１2 であり、Ｓ
ＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］が負数である場合
（図３Ｂ）がある。
ックリファレンスに比べ、相対的に３００クロック未満
の差異に遅くなる場合は、次のようである。 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝０であ
り、ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］が正数である
場合（図３Ａ）と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝１10であ
り、ＳＴＣ＿ＥＸＴＤｉｆｆ［９：０］が負数である場
合（図３Ａ）と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝−（２33
−１）10、すなわち、１００００００００００００００
００００００００００００００００００１2 であり、Ｓ
ＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］が負数である場合
（図３Ｂ）がある。
【００４１】ここで、ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３
３：０］＝ＰＣＲ＿ＢＡＳＥ［３２：０］−ＳＴＣ＿Ｂ
ＡＳＥ［３２：０］であり、ＳＴＣ＿ＥＸＴ Ｄｉｆｆ
［９：０］＝ＰＣＲ＿ＥＸＴ［８：０］−ＳＴＣ＿ＥＸ
Ｔ［８：０］であり、ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３
３：０］とＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］はそれ
ぞれの最大有効ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉ
ｆｉｃａｎｔＢｉｔ）が符号ビットである２の補数に表
現された数である。
３：０］＝ＰＣＲ＿ＢＡＳＥ［３２：０］−ＳＴＣ＿Ｂ
ＡＳＥ［３２：０］であり、ＳＴＣ＿ＥＸＴ Ｄｉｆｆ
［９：０］＝ＰＣＲ＿ＥＸＴ［８：０］−ＳＴＣ＿ＥＸ
Ｔ［８：０］であり、ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３
３：０］とＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］はそれ
ぞれの最大有効ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉ
ｆｉｃａｎｔＢｉｔ）が符号ビットである２の補数に表
現された数である。
【００４２】前記３つのそれぞれの場合について、判断
および演算部１５の出力信号である誤差信号（ＳＴＣ＿
ＥＲＲＯＲ）は正の値にならなければならないし、前記
〜の場合に対する判断および演算部１５から出力さ
れる誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は、次のようであ
る。 ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］をそのまま出力 ３００＋ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］を出力 ３００＋ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］を出力
および演算部１５の出力信号である誤差信号（ＳＴＣ＿
ＥＲＲＯＲ）は正の値にならなければならないし、前記
〜の場合に対する判断および演算部１５から出力さ
れる誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は、次のようであ
る。 ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］をそのまま出力 ３００＋ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］を出力 ３００＋ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］を出力
【００４３】図４に示すように、システムタイムクロッ
クがプログラムクロックリファレンスより速い場合にお
いても、Ａの場合のように、ＰＣＲ−ＳＴＣ値が負の値
になる場合があり、Ｂの場合のように、正の値になる場
合がある。
クがプログラムクロックリファレンスより速い場合にお
いても、Ａの場合のように、ＰＣＲ−ＳＴＣ値が負の値
になる場合があり、Ｂの場合のように、正の値になる場
合がある。
【００４４】システムタイムクロックがプログラムクロ
ックリファレンスに比べ、相対的に３００クロック未満
の差異に速くなる場合は、次のようである。 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝０であ
り、ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］が負数である
場合（図４Ａ）と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝−１10、
すなわち、１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１2 であり、ＳＴＣ＿ＥＸ
Ｔ Ｄｉｆｆ［９：０］が正数である場合（図４Ａ）
と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝（２33−
１）10、すなわち、０１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１１１2 であり、ＳＴ
Ｃ＿ＥＸＴ Ｄｉｆｆ［９：０］が正数である場合があ
る。
ックリファレンスに比べ、相対的に３００クロック未満
の差異に速くなる場合は、次のようである。 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝０であ
り、ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］が負数である
場合（図４Ａ）と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝−１10、
すなわち、１１１１１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１2 であり、ＳＴＣ＿ＥＸ
Ｔ Ｄｉｆｆ［９：０］が正数である場合（図４Ａ）
と、 ＳＴＣ＿ＢＡＳＥ Ｄｉｆｆ［３３：０］＝（２33−
１）10、すなわち、０１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１１１2 であり、ＳＴ
Ｃ＿ＥＸＴ Ｄｉｆｆ［９：０］が正数である場合があ
る。
【００４５】前記３つのそれぞれの場合について、判断
および演算部１５の出力信号である誤差信号（ＳＴＣ＿
ＥＲＲＯＲ）は負の値にならなければならないし、前記
〜の場合に対する判断および演算部１５から出力さ
れる誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は、次のようであ
る。 ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］をそのまま出力 −（３００−ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］）
を出力 −（３００−ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］）
を出力
および演算部１５の出力信号である誤差信号（ＳＴＣ＿
ＥＲＲＯＲ）は負の値にならなければならないし、前記
〜の場合に対する判断および演算部１５から出力さ
れる誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は、次のようであ
る。 ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］をそのまま出力 −（３００−ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］）
を出力 −（３００−ＳＴＣ＿ＥＸＴ Ｄｉｆｆ［９：０］）
を出力
【００４６】以上のように説明された判断および演算部
における誤差信号（ＳＴＣ＿ＥＲＲＯＲ）の発生方法を
表で整理すると、次のようである。
における誤差信号（ＳＴＣ＿ＥＲＲＯＲ）の発生方法を
表で整理すると、次のようである。
【表１】
【００４７】判断および演算部１５の出力をＮビットシ
フトさせるシフトレジスト１６は後端の位相同期ループ
のゲインを変化させることができるためのものであっ
て、誤差信号（ＳＴＣ＿ＥＲＲＯＲ）のダイナミックレ
ンジを制限する役割をする。
フトさせるシフトレジスト１６は後端の位相同期ループ
のゲインを変化させることができるためのものであっ
て、誤差信号（ＳＴＣ＿ＥＲＲＯＲ）のダイナミックレ
ンジを制限する役割をする。
【００４８】
【発明の効果】以上説明したように、本発明の実施の形
態に従うと、デコーダのシステムタイムクロックをカウ
ントしてエンコーダのシステムタイムクロックをカウン
トしたプログラムクロックリファレンスを所定のサンプ
リング周期ごとに比較して２つの間の誤差を求め、その
誤差に対応してデコーダのシステムタイムクロックの周
波数が制御されるようにすることにより、デコーダのシ
ステムタイムクロックがエンコーダのシステムタイムク
ロックに同期されるようにすることができるＭＰＥＧシ
ステムデコーダのためのシステムタイムクロックの誤差
検出回路を提供することができる。
態に従うと、デコーダのシステムタイムクロックをカウ
ントしてエンコーダのシステムタイムクロックをカウン
トしたプログラムクロックリファレンスを所定のサンプ
リング周期ごとに比較して２つの間の誤差を求め、その
誤差に対応してデコーダのシステムタイムクロックの周
波数が制御されるようにすることにより、デコーダのシ
ステムタイムクロックがエンコーダのシステムタイムク
ロックに同期されるようにすることができるＭＰＥＧシ
ステムデコーダのためのシステムタイムクロックの誤差
検出回路を提供することができる。
【図１】本発明の実施の形態に従う誤差検出回路の構成
ブロック図。
ブロック図。
【図２】図１の誤差発生部および第１、第２カウンタに
対する詳細構成図。
対する詳細構成図。
【図３】システムタイムクロックがプログラムクロック
リファレンスより遅く進行される場合のシステムタイム
クロックとプログラムクロックリファレンスとの間の関
係を示すダイヤグラム。
リファレンスより遅く進行される場合のシステムタイム
クロックとプログラムクロックリファレンスとの間の関
係を示すダイヤグラム。
【図４】システムタイムクロックがプログラムクロック
リファレンスより速く進行される場合のシステムタイム
クロックとプログラムクロックリファレンスとの間の関
係を示すダイヤグラム。
リファレンスより速く進行される場合のシステムタイム
クロックとプログラムクロックリファレンスとの間の関
係を示すダイヤグラム。
１ 誤差発生器 ２ ループフィルタ ３ 電圧制御発振器 ４ 分周器 ５ 第１カウンタ ６ 第２カウンタ １１、１２ 減算器 １３、１４ ラッチ １５ 判断および演算部 １６ シフトレジスタ
Claims (9)
- 【請求項１】 デコーダのシステムタイムクロックを入
力し、これをカウントしてカウント値を得ると共に、一
定の周期ごとにこのカウント値をリセットするカウンタ
部と；エンコーダのシステムタイムクロックをカウント
した値を所定の期間ごとにサンプリングして得られるプ
ログラムクロックリファレンスを受け入れ、前記カウン
タ部の前記カウント値を受け入れて、前記プログラムク
ロックリファレンスが入るごとに前記プログラムクロッ
クリファレンスとその時の前記カウンタ部の前記カウン
ト値との差異値を求め、前記差異値の条件に従い前記シ
ステムタイムクロックの誤差値を生成して出力する誤差
発生部と；前記誤差発生部から出力される誤差値に従い
対応する電圧値を生成するループフィルタと；前記ルー
プフィルタから生成された電圧値を入力し、この電圧値
に対応する周波数を有するクロック信号を生成して前記
デコーダの前記システムタイムクロックとして提供する
電圧制御発振器とを含んでなることを特徴とするシステ
ムタイムクロックの誤差検出回路。 - 【請求項２】 前記誤差発生部に入力される前記プログ
ラムクロックリファレンスは、基本値と拡張値とで構成
されることを特徴とする請求項１に記載のシステムタイ
ムクロックの誤差検出回路。 - 【請求項３】 前記カウンタ部は、 デコーダのシステムタイムクロックを受け入れ、所定の
比率で分周して出力する分周器と；前記分周器の出力信
号をクロック端に受け入れ、初期のロードデータから始
まり前記分周器の出力信号をカウントしてカウント値を
得、所定の周期ごとにこのカウント値がリセットされる
ようにする第１カウンタと；デコーダのシステムタイム
クロックをクロック端に受け入れ、前記分周器の出力信
号をリセット端に受け入れ、初期のロードデータから始
まり前記システムタイムクロックをカウントしてカウン
ト値を得、前記分周器の出力信号のクロック周期ごとに
このカウント値がリセットされるようにする第２カウン
タとで構成されることを特徴とする請求項１に記載のシ
ステムタイムクロックの誤差検出回路。 - 【請求項４】 前記第１カウンタから出力されるカウン
ト値はシステムタイムクロックの基本値であり、前記第
２カウンタから出力されるカウント値はシステムタイム
クロックの拡張値であることを特徴とする請求項３に記
載のシステムタイムクロックの誤差検出回路。 - 【請求項５】 前記第１カウンタの初期ロードデータは
前記プログラムクロックリファレンスの基本値のうちの
最初のものであり、前記第２カウンタの初期ロードデー
タは前記プログラムクロックリファレンスの拡張値のう
ちの最初のものであることを特徴とする請求項２または
３に記載のシステムタイムクロックの誤差検出回路。 - 【請求項６】 前記誤差発生部は、 前記第２カウンタのカウント値と前記プログラムクロッ
クリファレンスの拡張値とを入力し、２入力の差異を求
めて出力する第１減算器と；前記第１カウンタのカウン
ト値と前記プログラムクロックリファレンスの基本値と
を入力し、２入力の差異を求めて出力する第２減算器
と；前記第１および第２減算器の出力を新しいプログラ
ムクロックリファレンスが入力されるごとにそれぞれ通
過させる２つのラッチと；前記各ラッチから入力される
基本値と拡張値との間の差異を受け入れ、２つの値の条
件から対応する所定の誤差信号を生成して出力する判断
および演算部とで構成されることを特徴とする請求項１
または３に記載のシステムタイムクロックの誤差検出回
路。 - 【請求項７】 前記判断および演算部の出力側に連結さ
れ、入力信号を所定のビットシフトさせた後、前記ルー
プフィルタに出力することにより、前記誤差信号のダイ
ナミックレンジを制限するためのシフトレジスタをさら
に含むことを特徴とする請求項６に記載のシステムタイ
ムクロックの誤差検出回路。 - 【請求項８】 前記判断および演算部は入力される基本
値と拡張値とから、 前記システムタイムクロックが前記プログラムクロック
リファレンスより遅い場合、正の値を誤差信号として出
力し、 前記システムタイムクロックが前記プログラムクロック
リファレンスより速い場合、負の値を誤差信号として出
力し、 前記２つの条件に合わない場合、ゼロを誤差信号として
出力することを特徴とする請求項６に記載のシステムタ
イムクロックの誤差検出回路。 - 【請求項９】 前記２つのラッチには、前記プログラム
クロックリファレンスのサンプリング周期と同一の周期
を有し前記２つのラッチの出力を制御するための比較信
号が印加されることを特徴とする請求項６に記載のシス
テムタイムクロックの誤差検出回路。
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