JP2002152736A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
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- JP2002152736A JP2002152736A JP2000345227A JP2000345227A JP2002152736A JP 2002152736 A JP2002152736 A JP 2002152736A JP 2000345227 A JP2000345227 A JP 2000345227A JP 2000345227 A JP2000345227 A JP 2000345227A JP 2002152736 A JP2002152736 A JP 2002152736A
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Abstract
の信号又は入力画像信号の切替え等が発生しても、引き
込みを円滑に行い且つ受信側で復号化装置に再生エラー
が発生しないように標本化クロックを発生する標本化回
路の位相同期発振回路を提供する。 【解決手段】入力された画像信号の同期信号と、電圧制
御発振(VCXO)で発生したクロックを一定値で分周
して求めたデジタルの同期信号とを位相比較して比較誤
差を求める位相比較回路1と、比較誤差に応じてVCX
O回路3を制御する制御信号を発生するループフィルタ
回路2と、ループフィルタ回路2を制御する制御回路7
とにより構成される。この制御回路7は、入力信号およ
びVCXO回路3の出力の差を検出する位相差量検出回
路4と、受信側追従量推定回路6と、これら位相差量検
出回路4および受信側追従量推定回路6の出力を受ける
判定回路5とを備える。
Description
特にテレビジョン(TV)信号の周波数に同期した標本
化クロックを発生する回路に関する。
て、標本化した信号を標準の符号化方式(例えば、IT
U−T標準H.263およびMPEG2等)で符号化す
る場合には、フレーム間符号化の効率を上げるために、
標本化クロックは、入力画像の水平同期信号に正確に引
き込む必要がある。また、デジタル化した信号は、デジ
タルの水平同期信号に応じて画面上に表示されるため、
水平同期信号が引き込み中の場合には、画面上でずれて
表示される。このため、入力信号がビデオテープレコー
ダ(VTR)信号等の場合には、水平同期信号が変動す
る場合でも迅速に追従するように、引き込みを早くする
必要がある。更に、信号源の切替やチャンネル(CH)
の切替え等で入力信号が切替えられた場合も、できる限
り早く引き込みが行なわれるのが好ましい。
伝送して画像を再生する場合には、周波数情報およびタ
イムスタンプ情報を送り、受信側では周波数情報および
タイムスタンプ情報から標本化クロックを再生する。送
信側で入力画像に追従するため、標本化クロックが急激
に変化する場合に、必要以上に大きく変動すると、受信
側で引き込みが正常に速やかに行われず、バッファメモ
リでのデータの欠落等を発生することになる。これを避
けるためには、受信側のバッファメモリを大きくする
か、受信側の周波数応答を早くするか又は送信側の標本
化クロックの変化率を小さくする方法がある。
る標本化クロックの位相同期引き込みロック時の周波数
変動を小さくするため、変動は限られた変化量の範囲に
する制限を行う必要がある。ITU−T標準H.263
等の標準化で符号化/復号化処理部がLSI化されてい
る場合には、バッファメモリを含めて、受信側での引き
込み処理等は変更できないので、送信側で対応する必要
があり、送信側の標本化クロックの引き込み調整が重要
となる。入力TV信号のCH等が切替わって、水平同期
信号の位相がずれた場合には、この切替わりを検知し
て、水平同期のクロック数を保持して急激な変化を止
め、受信側でエラーがでないように、送信側で一定の引
き込み速度で位相同期させる必要がある。
平09−252248号公報の「位相同期装置」に開示
されている。このこの第1従来技術の位相同期装置のブ
ロック図を、図7に示す。このPLL(Phase Locked L
oop)回路は、位相比較器102、乗算器104、10
5、積分器106、加算器108、電圧制御発振器(V
CO)109、選択器110、111、サンプル・ホー
ルド回路112、記憶素子113、減算器114、絶対
値回路115および比較器116により構成される。位
相比較器102には、入力信号101およびVCO10
9の出力信号が入力され、位相差信号103を乗算器1
04、105に対して出力する。選択器110、111
には、制御信号117が入力される。サンプル・ホール
ド回路112は、単位時間nT閉じられ、今回のサンプ
ル信号118と記憶素子113に記憶された前回のサン
プルとが、減算器114に入力されて、これらの差信号
を求めて絶対値回路115に入力される。
「位相同期クロック発成装置」では、水平同期信号にロ
ックするPLLと、水平同期信号のスキューを、検出回
路を設け、スキュー検出時にPLLの分周比を可変して
位相ずれを急速に補正する技術を開示している。この、
この第2従来技術のPLL回路のブロック図を、図8に
示す。水平同期分離回路211、位相比較器212、低
域通過フィルタ(LPF)213、VCO214、分周
器215およびスキュー検出器216により構成され
る。水平同期分離回路211には、ビデオ信号入力端子
210からビデオ信号、即ち画像信号および同期信号を
含む復号画像信号が入力され、水平同期信号HSを分離
する。この水平同期信号HSは、位相比較器212およ
びスキュー検出器216に入力される。位相比較器21
2は、スキュー検出器216からのスキュー検出信号に
基づき、水平同期信号HSおよび分周器215からの分
周信号fHの位相を比較し、比較出力をLPF213で
平滑した電圧でVCO214の発振周波数を制御する。
そして、VCO214は、発振出力nfHを出力端子2
20に出力する。分周器215は、このVCO214の
出力信号の発振周波数nfH1/nに分周して、上述の
如くfHを位相比較器212に対して出力する。
では、PLL回路のロック時には制御量を小さく、ロッ
クしないときは利得を大きくしている。しかし、この技
術を単純に適用すると、引き込み時に標本化クロックが
急激に変化するために、受信側でエラーが生じることが
ある。また、上述した第2従来技術により再生された標
本化クロックによると、一定のクロック数でなく、1水
平同期信号の周期におけるクロック数が変化するため、
ITU−T標準H.236等の標準化方式の符号器・復
号器(CODEC)に供給することができない。
部分的に変化するVTR信号又は入力画像信号の切替え
等が発生しても、引き込みを円滑に行い且つ受信側で復
号化装置に再生エラーが発生することなく、標本化クロ
ックを発生する位相同期発振回路を提供することであ
る。
路は、入力水平同期信号およびデジタル同期信号の位相
を比較して比較誤差を求める位相比較回路と、位相誤差
に定数を乗じた値を積分および加算して平滑化された信
号を得るループフィルタ回路と、このループフィルタ回
路からの平滑化された信号で制御され、デジタル同期信
号を出力する電圧制御発振回路(VCXO回路)と、水
平同期信号およびデジタル同期信号の位相差の値と、受
信側の水平同期信号の追従量を推定した値とから送受の
位相差の値を求め、この位相差の値が予め定めた閾値を
超えたとき、ループフィルタ回路の定数の大きさを小さ
い値に切替える制御回路とを備える。本発明の好適実施
形態によると、画像信号をデジタル化するアナログ・デ
ジタル(A/D)変換器およびこのA/D変換器の出力
信号を符号化する符号化器(CODER)用の標本化ク
ロックを発生する。
位相比較器からの比較誤差をループフィルタ回路で平滑
化した信号でVCXO回路を制御してクロックを発生
し、このVCXO回路の出力を分周する分周回路の分周
出力を位相比較器に入力する回路であって、位相比較器
に入力される水平同期信号の周期が予め定めたサンプル
数の範囲に入っているか否かで位相飛びの有無を判定す
る位相飛び判定回路を設け、この位相飛び判定回路で位
相飛びがありとされたとき、分周回路をリセットして位
相比較を中止する。好適実施形態によると、分周回路の
リセットは、予めクロックの整数倍の周期で行う。更
に、それぞれ標本化クロックを発生する第1および第2
位相同期発振回路を縦続接続し、第1位相同期発振回路
の標本化クロックで画像信号をデジタル化するA/D変
換器およびバッファメモリの書き込みを制御し、第2位
相同期発振回路の標本化クロックでバッファメモリの読
み出しおよび符号化回路の制御を行う。
回路の好適実施形態の構成および動作を、添付図面を参
照して詳細に説明する。
回路の第1実施形態の構成を示すブロック図である。こ
の位相同期発振回路は、位相比較回路1、ループフィル
タ回路2、電圧制御発振回路(VCXO回路)3および
制御回路7により構成される。また、制御回路7は、位
相差量検出回路4、判定回路5および受信側追従量推定
回路6により構成される。
は、位相比較回路1および位相差量検出回路4へ入力さ
れる。位相比較回路1は、入力された水平同期信号Ha
と、VCXO回路3から出力されるデジタルの水平同期
信号Hdとの位相比較を行い、比較誤差信号をループフ
ィルタ回路2に対して出力する。このループフィルタ回
路2は、入力同期信号に対してデジタルの水平同期信号
Hdの位相が遅れている場合には、標本化クロックの周
波数を高くして、デジタルの同期信号の位相を進める必
要があり、正の誤差信号を出力する。一方、デジタルの
同期信号の位相が進んでいる場合には、標本化クロック
周波数を下げて位相を遅らせる必要があり、負の誤差信
号を出力する。
ルタ制御特性を有し、比較誤差信号の入力信号に定数α
を乗算して積分した値と、入力信号に定数βを乗算した
値とを加算した値を、フィルタ出力信号として出力す
る。そして、制御信号としてVCXO回路3へ入力す
る。定数αおよびβの値は予め複数の値が用意されてお
り、制御回路7からの制御信号によって、切替え選択さ
れる。定数αおよびβの値を大きくすると、過渡応答の
特性が早くなるが、定常状態で雑音等の影響による位相
ジッタが大きくなる。定数αおよびβの値を小さくする
と、過渡応答特性は遅くなるが、定常状態で雑音等の影
響による位相ジッタを小さくできる。VCXO回路3
は、制御信号に従って、標本化クロックを発生する。制
御信号が大きくなれば標本化クロックの周波数は高くな
り、制御信号が小さくなれば標本化クロックの周波数は
低くなる。また、標本化クロックを一定値N(Nは、1
水平ラインの画素数)で分周して、デジタルの水平同期
信号Hdを発生し、位相比較回路1および制御回路7の
位相差量検出回路4へ入力する。
Haに対しデジタル水平同期信号Hdの位相ずれの大き
さを位相差量Dtとして、ライン周期毎に求める。位相
差量Dtは、1ラインがN画素のとき、−N/2〜N/
2の範囲の値で求められる。通常は、両者の同期信号の
位相が略一致しており、位相差量Dtは、略0に近い値
である。しかし、時刻t=0で画像信号の切替わり等で
入力の水平同期信号Haの位相が、Haの位相からD0
の大きさだけずれると、Hdの位相は、そのずれたHa
の位相の位置に向かって収束するように変動する。この
とき、位相差量Dtの大きさは、t=0のときD0であ
るが、順次0に収束することになる。
のずれに応答して、受信側で位相が変動する量(受信側
位相)を推定する機能を有する。受信側の応答特性を調
べておけば、時間的な位相の変動の様子を近似的に求め
ることができる。近似計算は、ライン周期毎に計算して
求めたり,予め計算した値をメモり等に蓄えておき、そ
こから読み出すことにより求める。例えば、応答特性が
非常に緩やかになっている場合には、受信側位相Yr
は、傾きkが一定の直線(Yr=k×t)で近似する。
相Yrとt=0での位相差D0の信号から送受の位相差
を求め、この送受位相差dがある閾値より大きくなった
場合に、切替えの制御信号を出力して、ループフィルタ
回路2の係数を小さくするようにする。判定のため、送
信側位相Ys=D0−Dtと受信側の位相Yrの差分と
して送受位相差dを求める。位相dが生じた場合には、
バッファメモリでその位相差の分のデータを蓄積してお
く必要がある。このことより、バッファメモリBMの大
きさがM画素分に相当する時間の蓄積量の場合には、送
受位相差dがM/2より大きくなると、BMでデータの
欠落が発生する可能性がある。このため、送受位相差d
がこのまま大きくならないように、送信側の位相変動を
ゆっくりするように、フィルタの定数の切替え制御を行
う。
0で、Haの位相がHdの位置から大きさD0だけずれ
が発生したときの応答を示している。位相ずれが発生す
ると、位相比較回路1で位相誤差を検出して、位相差を
小さくするようにフィードバック制御が掛かる。その結
果、位相差Dtは、0に近づく。引き込みを迅速にする
ため、ループフィルタの定数(α、β)が大きく設定し
てある場合には、Hdの位相引き込みはHaの位相に近
づいた後、オーバシュートが起こり、Haを中心に振動
をしながらで、Haに収束する。その様子を曲線Ysで
示す。
の位相がHaの位置(大きさD0)にずれた場合には、
デジタル同期信号の位相Hdは、曲線Ysに従って、H
aの位相の位置に収束する。位相差量Dtは、Haの位
相とHdの応答曲線Ysの差になる。受信側の応答は、
曲線Yrで示される。送受位相差dが閾値M/2より大
きくなると、ループフィルタ回路2の定数を制御して、
送信側位相の応答を緩やかにし、オーバフローを防止す
る。また、初めから、応答特性を小さくしておくより、
途中から定数を変えることにより、送信側の引き込みを
早くする。位相変動の時の変動量D0が小さい場合に
は、大きな定数で引き込みを早く行うことができる。
による位相同期発振回路の応用例を説明する。この応用
例は、図1に示す本発明による位相同期発振回路を画像
符号化装置に応用した場合を示す。図2は送信側、図3
は受信側のブロック図を示す。図2の送信側は、アナロ
グ・デジタル変換器(A/D)21、符号器(CODE
R)22、バッファメモリ(BM)23、マルチプレク
サ(MUX)24、同期分離回路25、位相同期発振回
路26、タイムスタンプ情報発生回路27および伝送ク
ロック回路28により構成される。
同期分離回路25へ入力される。A/D21でアナログ
信号をデジタル信号に変換してCODER22へ入力す
る。CODER22では、MPEG2の方式で画像信号
を圧縮符号化し、符号化信号をMUX24へ入力する。
MUX24は、タイムスタンプ情報発生回路27から入
力される情報信号を、符号化信号と多重化して伝送クロ
ック回路28からの伝送クロックにより伝送路信号とし
て出力する。同期分離回路25は、水平同期信号を分離
して位相同期発振回路26へ入力する。位相同期発振回
路26は、水平同期信号に位相同期して標本化クロック
を発生する。大きな位相変動があった場合には、送信側
の位相変動値および受信側位相推定値から送受の位相差
を求め、位相差が予め定めた閾値を越えたときは、ルー
プフィルタの定数を小さくするように制御を行う。タイ
ムスタンプ情報発生回路27は、送信側から送った画像
を受信側で再生するとき、受信側で正しい時刻に再生で
きるように、再生される時刻の情報を、伝送路クロック
を介して受信側に伝送する。
グ変換器(D/A)31、復号器(DECODER)3
2、バッファメモリ(BM)33、デマルチプレクサ
(DMUX)34、標本化クロック再生回路35、タイ
ムスタンプ情報再生回路36および伝送クロック再生回
路37により構成される。図2に示す送信側から送られ
てきた伝送路信号は、DMUX34および伝送クロック
再生回路37へ入力される。DMUX回路34は、伝送
路信号を分離して、符号化情報をBM33へ、タイムス
タンプ情報をタイムスタンプ情報再生回路36へ入力す
る。DECODER32は、BM33から符号化信号を
読み出して復号化を行い、デジタルの画図信号を再生
し、D/A31へ入力する。
れてきたタイムスタンプ情報から、画像の位置指定情報
および指定画像の再生時刻情報を得て、標本化クロック
再生回路35へ入力する。標本化クロック再生回路35
では、指定位置の画像の再生時刻と送られてきた時刻情
報とを比較して、比較誤差でクロック再生回路のVCX
Oを制御して、両者が一致するような標本化クロックを
再生する。CODER22およびDECODER32が
LSI(大規模半導体集積回路)で形成され、DECO
DER32の標本化クロック再生回路35の過渡応答特
性がゆっくりの場合には、位相変動が大きいと、再生標
本化クロックが追従するのに時間がかかり、再生に遅れ
が生じる。この遅れは、バッファメモリ33で平滑化さ
れる。送信側での標本化クロックの発生が、送受の位相
差がある閾値を超えないように制御されるので、バッフ
ァメモリでデータの欠落が発生することは回避できる。
標本化クロックの同期化は、タイムスタンプ情報を送る
ことにより構成していた。しかし、タイムスタンプ情報
を送る他に、周波数情報および位相情報を送る場合でも
同様に構成できる。
相同期発振回路の第2実施形態の応用例を示す。この応
用例では、平滑化のためのバッファメモリは、符号化復
号化装置にあるバッファメモリを使用せず、送信側にお
けるCODERの入力の前で平滑化を行う構成である。
この応用例の送信側装置は、図5に示す如く、A/D2
1、BM51、CODER22、BM23、MUX2
4、同期分離回路25、第1位相同期発振回路A52、
第2の位相同期発振回路B53、タイムスタンプ情報発
生回路27および伝送クロック回路28により構成され
る。
の信号でV(垂直)同期期間で位相が飛ぶ場合に、急峻
に引き込みが行える位相同期発振回路である。標本化ク
ロックAは、通常の1ラインの画素数は一定値(N)で
ある。急峻に引き込みを行うため、1ラインの画素数が
一定範囲を超えた場合には、入力信号の位相のジャンプ
が起こったと判定して、ラインカウンタをN以外のとこ
ろでリセットし、次のライン位相から再び位相比較制御
を行う構成とする。デジタル信号を符号化する時に使用
する標本化クロックは、1ラインの画素数は一定(N)
にする必要がある。このため、第1位相同期発振回路A
52の標本化クロックAをそのままCODER22に入
力することはできない。
同期発振回路A52から得られるフレーム周期に基づき
位相比較を行って、1ラインが一定値(Nサンプル)
で、安定しており、位相の変動は揺るやかに行われる標
本化クロックBを発生する。バッファメモリ51は、第
1位相同期発振回路A52からの標本化クロックおよび
制御信号に従って、A/D変換器21からのデジタル画
像信号を一旦蓄積する。蓄積された画像信号は、第2位
相同期発振回路B53からの標本化クロックおよび制御
信号に基づいて読み出しCODER22に入力する。位
相の飛びで、バッファメモリにデータが書き込まれてい
ないアドレスは、補間処理等で求めたデータを、例えば
前のデータを保持して出力する。
で、変動の少ない安定した標本化クロックBと一定画素
数のデジタル信号が入力されるため、急激な位相変動が
なく、安定して符号化が行われる。従って、受信側で
も、安定した再生が行われる。入力信号に大きな位相の
飛びがあっても、水平同期信号に追従した標本化クロッ
クで標本化できるため、フレーム間符号化の符号化効率
は高くできる。一方、符号化のクロックは、安定したク
ロックであり、水平同期も安定した周期で読み出すこと
ができるため、安定した周期で画像信号を再生できる。
体的構成のブロック図を示す。この第1位相同期発振回
路A52は、位相比較回路1、ループフィルタ回路2、
分周回路61、位相飛び判定回路62およびVCXO回
路3により構成される。分周回路61は、標本化クロッ
クをN分周してデジタルの水平同期信号を発生する。位
相飛び判定回路62は、同期の周期でのクロック数をカ
ウントする手段を有し、カウント数により入力される水
平同期信号に位相の飛びがないか判定する。
タ値が、Nの近傍の範囲、例えば(N−2)〜(N+
2)にあれば、位相は安定していると判定する。そし
て、位相比較を行う制御信号を位相比較回路1へ、カウ
ンタリセットは行わない制御信号を分周回路61へ入力
する。分周回路61からは、クロックをN分周したデジ
タルの同期信号が位相比較回路1に入力されて、通常の
位相比較が行われる。
Nの近傍の範囲にない場合には、位相飛びが発生したと
判定して、位相比較回路1へ位相比較を禁止する制御信
号を出す。そして、分周回路61には、入力同期信号の
位相で分周カウンタをリセットする制御信号を出力す
る。位相比較回路1の比較結果は、ループフィルタ回路
2に入力され、予め所望の値に設定された定数(αと
β)により所定の制御特性の制御信号が求められ、VC
XO回路3へ入力される。そして、制御信号に応じて水
平同期信号に位相同期した標本化クロックが発生され
る。
て説明する。デジタル化された画像信号がNTSCのカ
ラー信号で、標本化クロックをカラーサブキャリア(色
副搬送波)の4倍(N=910)に設定する場合を考え
る。放送信号の安定した信号が入力された場合には、リ
セットが行われることはない。VTR信号が入力され
て、V同期の区間で同期信号の位相の飛びがあると、位
相飛びを検出してリセットが発生する。VTRから出力
された信号は、カラーサブキャリアの位相が連続してい
るものと推定される。このため、同期信号の位相の飛び
があるとして、勝手なところでカウンタをリセットする
と、A/D変換されたデジタル画像信号のカラーサブキ
ャリアの標本化位置は連続しなくなる。このため、サブ
キャリアの標本点の位相がなるべく一致するように、リ
セットはサブキャリアの整数倍、この場合は標本化クロ
ックの4の整数倍のところで行うようにする。サブキャ
リアの位相は、フレーム毎に位相が反転し、2フレーム
で一致する。これにより、デジタルで色信号の復調を行
うときに、高性能に分離復調が行える。
適実施形態の構成および動作を詳述した。しかし、斯か
る実施形態は、本発明の単なる例示に過ぎず、何ら本発
明を限定するものではないことに留意されたい。本発明
の要旨を逸脱することにより、特定用途に応じて種々の
変形変更が可能であること、当業者には容易に理解でき
よう。
の位相同期発振回路によると、次に如き実用上の顕著な
効果が得られる。第1に、LSI化されたCODECの
装置において、符号化効率を上げ且つ画像の切替わりの
応答を良くするため、位相同期発振回路の引き込みを早
くしても、受信側でエラーすることなく再生できる。そ
の理由は、送信側と受信側の位相差を推定して、適応的
にループフィルタの定数を切替えるようにしているため
である。
ンのサンプル数を一定値にさせないで、水平同期信号に
高速に引き込むようにループフィルタを設定しても、エ
ラーなく符号化伝送できる。その理由は、位相同期発振
回路をカスケードの2段構成にして、初段の位相同期発
振回路では、水平同期への高速引き込みを実現し、2段
目の位相同期発振回路では、安定したクロックの発生を
行い、画像データは、メモリで一旦平滑化して符号化装
置に入力することができるためである。
の構成を示すブロック図である。
像符号化装置の送信側のブロック図である。
のブロック図である。
性図である。
の応用例の構成を示すブロック図である。
すブロック図である。
図である。
示すブロック図である。
Claims (5)
- 【請求項1】入力水平同期信号およびデジタル同期信号
の位相を比較して比較誤差を求める位相比較回路と、前
記比較誤差に定数を乗じた値を積分および加算して平滑
化された信号を得るループフィルタ回路と、該ループフ
ィルタ回路からの前記平滑化された信号で制御され前記
デジタル同期信号を出力する電圧制御発振(VCXO)
回路と、前記水平同期信号およびデジタル同期信号の位
相差の値と、受信側の水平同期の追従量を推定した値と
から、送受の位相差の値を求め、この位相差の値が予め
定めた閾値を越えたとき、前記ループフィルタ回路の定
数の大きさを小さい値に切替える制御回路とを備えるこ
とを特徴とする位相同期発振回路。 - 【請求項2】画像信号をデジタル化するアナログ・デジ
タル(A/D)変換器および該A/D変換器の出力信号
を符号化する符号化器(CODER)用の標本化クロッ
クを発生する請求項1に記載の位相同期発振回路。 - 【請求項3】位相比較器からの比較誤差をループフィル
タ回路で平滑化した信号で電圧制御発振回路(VCXO
回路)を制御してクロックを発生し、該VCXO回路の
出力を分周する分周回路の分周出力を前記位相比較器に
入力する位相同期発振回路において、 前記位相比較器に入力される水平同期信号の周期が予め
定めたサンプル数の範囲に入っているか否かで位相の飛
びの有無を判定する位相飛び判定回路を設け、該位相飛
び判定回路で位相飛びありとされたとき、前記分周回路
をリセットして位相比較を中止することを特徴とする位
相同期発振回路。 - 【請求項4】前記分周回路のリセットは、予めクロック
の整数倍の周期で行うことを特徴とする請求項3に記載
の位相同期発振回路。 - 【請求項5】それぞれ標本化クロックを発生する第1お
よび第2位相同期発振回路を縦続接続し、第1位相同期
発振回路の標本化クロックで画像信号をデジタル化する
アナログ・デジタル(A/D)変換器およびバッファメ
モリの書き込みを制御し、第2位相同期発振回路の標本
化クロックで前記バッファメモリの読み出しおよび符号
化回路を制御することを特徴とする請求項3に記載の位
相同期発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000345227A JP3761400B2 (ja) | 2000-11-13 | 2000-11-13 | 位相同期発振回路 |
Applications Claiming Priority (1)
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