KR100238287B1

KR100238287B1 - 프레임 동기 장치 및 그 방법

Info

Publication number: KR100238287B1
Application number: KR1019970022954A
Authority: KR
Inventors: 성관수; 최성규
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-06-03
Filing date: 1997-06-03
Publication date: 2000-01-15
Also published as: JPH1117671A; CN1201323A; KR19990000211A; EP0883291A2; EP0883291A3; DE69718897T2; DE69718897D1; EP0883291B1; CN1154343C; US6339601B1; JP2972178B2

Abstract

디지털 인터페이스를 갖는 시스템들간의 동기를 맞추기 위한 프레임 동기 장치 및 그 방법이 개시되어 있다. 디지털 인터페이스를 통해 외부로부터 전송된 신호로부터 프레임 시간 정보를 추출해서 이 추출된 프레임 시간 정보를 근거로 하여 소정시간 지연시킨 프레임 리셋 신호를 생성해서 이 생성된 프레임 리셋 신호에 따라 전체 시스템을 리셋시킴으로써 시스템들간의 동기를 맞추게 된다. 또한, 본 발명은 주기가 가변적인 프레임 리셋신호에 대응하기 위하여, 디지털 인터페이스 모드시 칼라 신호를 자유 발진시킨다.

Description

프레임 동기 장치 및 그 방법{Frame synchronizing device and method therefor}

본 발명은 오디오/비디오(A/V)기기 분야에 있어서, 디지털 인터페이스를 갖는 시스템들간의 동기를 이루기 위한 프레임 동기 장치 및 그 방법에 관한 것이다.

대부분의 A/V 기기들이 점차 디지털화되어 감에 따라 디지털 인터페이스를 통해 A/V 기기들간에 하나의 기기에서 다른 기기를 제어할 수 있게 되었다. 이 디지털 인터페이스를 갖는 기기들간에 동기를 이루어야만 동화상 데이터를 수신할 때 화상을 옳바르게 복구할 수 있으며 이를 프레임 동기 장치라고 지칭한다.

도 1은 종래의 프레임 동기 장치의 블록도로서, 디지털 인터페이스(DIF:110)는 디지털 인터페이스 모드시 수신되는 전송 패킷으로부터 타임 스탬프를 추출하고, 이 타임 스탬프에 들어 있는 프레임 시작 시간 정보로부터 추출해낸 프레임 펄스(frame_dif)에 따라 PLL회로(120)를 동작시키고, PLL 회로(120)에서 발생된 클럭을 분주기(130)에 의해 분주시켜 분주된 클럭에 동기된 프레임 리셋 펄스(frp)를 채널 엔코더(140) 및 소오스 디코더(150)에 인가하고, 분주된 클럭에 동기된 수평동기신호(H_sync)와 필드신호(field)를 비디오 엔코더(160)에 인가함으로써 전송 패킷을 전송하는 외부기기(여기서는 마스터 시스템에 해당)와 디지털 기록재생장치(여기서는 슬레이브 시스템에 해당)를 동기시킨다. 여기서, 디지털 기록재생장치는 내부 버스의 마진(margin)을 갖는 구조를 가지며, 디지털 VCR(video cassette recorder), 디지털 캠코더와 같은 DVC(digital video camera) 시스템 모두를 지칭하며, 통상 소오스 엔코더(도시되지 않음)와 채널 엔코더(140)로 구성되는 기록계)와 채널 디코더(도시되지 않음), 소오스 디코더(150)와 비디오 엔코더(160)로 구성되는 재생계를 포함한다. 그리고, 도 1에 도시된 PLL회로(120)의 PD는 위상 변별기를, LPF는 저역여파기를, VCXO는 전압 제어 수정 발진기를 각각 지칭한다.

분주기(130)에서 채널 엔코더(140), 소오스 디코더(150), 비디오 엔코더(160)등 시스템에 필요한 동기신호가 발생되면 분주기(130)에서 발생된 프레임 리셋 펄스(frp)에 근거하여 정해진 타이밍에서 발생되는 콘트롤신호(CON)에 따라 FIFO 메모리(112)에 기입되어 있는 데이터가 독출되고, 독출된 데이터는 AV_버스를 통해 채널 엔코더(140) 및 소오스 디코더(150)에 전송된다. 이때, 칼라 버스트신호는 수평동기신호(H_sync)와 필드신호(field)를 입력하는 비디오 엔코더(160) 내부에서 프레임 락(frame lock)되어 발생하는 데, 즉 4 필드 시퀀스 또는 8 필드 시퀀스를 유지하고 있다. 부가적으로, 칼라 방송과 흑백 방송을 모두 수신하기 위하여 NTSC 방송방식의 칼라 버스트신호는, 라인간에 180

위상차이가 나므로 4 필드주기로 동일한 위상을 가짐에 따라 4 필드 시퀀스를 유지해야만 칼라신호의 화질의 저하가 없다. 동일하게 PAL 방송방식의 칼라 버스트 신호는 라인간에 270

위상차이가 나므로 8 필드 주기로 동일한 위상을 가짐에 따라 8 필드 시퀀스가 유지되어야만 한다.

도 2는 도 1에 도시된 분주기(130)의 상세 블록도이다. 디지털 인터페이스 모드일 때, PLL회로(120)는 디지털 인터페이스(110)에서 발생하는 15Hz의 프레임 펄스(frame_dif)에 54MHz로 발진하는 클럭을 락킹하여 시스템 클럭으로서 분주기(130)에 공급하고, 분주기(130)는 그 시스템 클럭을 받아서 채널 엔코더(140), 소오스 디코더(150) 및 비디오 엔코더(160)에 필요한 동기신호를 발생한다. 여기서, 디지털 인터페이스 모드에서는 슬래브 시스템에서 마스터 시스템의 프레임 펄스에 동기된 동기신호를 발생하고, 이 동기신호가 발생되면 마스터 시스템으로부터 전송되어 디지털 인터페이스(110)에 저장되어 있는 데이터를 독출하여 슬래브 시스템으로 전송하는 동작이 이루어진다.

하지만 상술한 프레임 동기 장치는 15Hz로 입력되는 프레임 펄스(frame_dif)를 이용하여 54MHz 클럭을 락킹하므로 대단히 정밀한 전압제어발진기를 설계하지 않으면 PLL회로(120)에서 발생되는 클럭을 사용할 수 없을 정도로 품질이 떨어진다. 따라서, 종래의 프레임 동기장치는 저주파수의 프레임 주파수로 PLL을 걸게 되므로 전압제어 수정발진기등 고가의 부품이 사용되어야만 하는 문제점이 있었다.

본 발명의 목적은 디지털 인터페이스를 통해 출력되는 외부 기기의 프레임 시간 정보에 근거한 프레임 리셋신호를 생성해서 이 프레임 리셋신호에 의해 전체 시스템을 리셋시킴으로써 시스템간의 동기를 맞추는 프레임 동기 장치를 제공하는 데 있다.

본 발명의 다른 목적은 디지털 인터페이스를 갖는 기록재생장치에 있어서, 외부의 프레임 시간 정보에 근거하여 발생된 프레임 리셋신호에 의해 시스템을 리셋시킬 때 주기가 가변적인 프레임 리셋신호에 대응하기 위하여 디지털 인터페이스 모드시 칼라신호는 자유 발진시켜 시스템들간의 동기를 맞추는 프레임 동기 장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 디지털 인터페이스를 통해 출력되는 외부 기기의 프레임 시간 정보에 근거한 프레임 리셋신호를 만들어서 이 프레임 리셋신호에 의해 시스템을 리셋시킴으로써 시스템들간의 동기를 맞추는 프레임 동기 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 외부의 프레임 시간 정보에 근거하여 발생된 프레임 리셋신호에 의해 시스템을 리셋시킬 때 주기가 가변적인 프레임 리셋신호에 대응하기 위하여 디지털 인터페이스 모드시 칼라신호는 자유 발진시켜 시스템들간의 동기를 맞추는 프레임 동기 방법을 제공하는 데 있다.

상기의 목적들을 달성하기 위하여, 본 발명의 프레임 동기 장치는 디지털 인터페이스를 갖는 시스템들간에 서로 동기를 맞추기 위한 장치에 있어서 외부로부터 전송되는 수신신호에 포함된 프레임 시간 정보를 추출하는 디지털 인터페이스와 프레임 시간 정보에 근거한 프레임 리셋신호와 시스템이 필요로 하는 동기신호를 발생하고, 프레임 리셋신호에 의해 시스템을 리셋시키는 발생기를 포함함을 특징으로 한다. 또한, 본 발명의 프레임 동기 장치는 상기 수신 신호를 소오스 디코딩해서 디스플레이 신호로 엔코딩할 때 칼라 버스트신호는 자유 발진시키고, 이 칼라 버스트신호를 동기신호에 따라 리셋시키는 신호처리기를 더 포함함을 특징으로 한다.

본 발명의 프레임 동기 방법은 디지털 인터페이스를 갖는 시스템들간에 서로 동기를 맞추기 위한 방법에 있어서, 디지털 인터페이스 모드시 외부로부터 전송되는 수신 신호에 포함된 프레임 시간 정보를 추출하는 단계와 프레임 시간 정보에 근거한 프레임 리셋신호와 시스템이 필요로 하는 동기신호를 발생하고, 프레임 리셋신호에 의해 상기 시스템을 리셋시키는 단계를 포함함을 특징으로 한다.

또한, 본 발명의 프레임 동기 방법은 상기 수신 신호를 소오스 디코딩해서 디스플레이 신호로 엔코딩할 때 칼라 버스트신호는 자유 발진시키고, 이 칼라 버스트신호는 수평 동기신호와 필드신호에 따라 리셋되는 단계를 더 포함함을 특징으로 한다.

도 1은 종래의 프레임 동기 장치의 블록도이다.

도 2는 도 1에 도시된 분주기의 상세 블록도이다.

도 3은 본 발명에 의한 프레임 동기 장치의 일 실시예에 따른 블록도이다.

도 4는 도 3에 도시된 분주기의 상세 블록도이다.

도 5는 도 4에 도시된 분주기의 입출력신호의 타이밍도이다.

도 6은 도 3에 도시된 비디오 엔코더의 일부 상세 회로도이다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 프레임 동기 장치 및 그 방법의 바람직한 실시예를 설명하기로 한다.

도 3에 있어서, 디지털 인터페이스(210)의 수신 유니트(211)는 외부 기기로부터 전송 패킷 형태로 전송되는 데이터를 수신해서 전송 패킷의 부가헤더를 제거하고, 부가헤더가 제거된 데이터를 FIFO(first-in first-out) 메모리(212)에 기입한다. 타임 스탬프 추출기(214)는 수신 유니트(211)를 통해 출력되는 전송 패킷으로부터 타임 스탬프를 추출한다. 이 타임 스탬프는 프레임 시작 시간 정보를 포함하고 있다. 싸이클 타이머(213)는 전송 패킷에 포함된 기준 클럭에 따라 카운트하여 카운트값을 출력하고, 매 싸이클 스타트 패킷마다 갱신한다. 비교기(215)는 싸이클 타이머(213)에서 카운트된 카운트값과 타임 스탬프 추출기(214)에서 추출된 타임 스탬프의 프레임 시간 정보를 비교하여 프레임 펄스(frame_dif)를 발생한다.

여기서, 디지털 인터페이스(110)는 일 실시예로서 디지털 A/V 기기들을 상호연결하는 인터페이스로 사용되는 IEEE(국제 전기전자공학회)에서 정의한 고속 데이터 전송에 대한 규격인 IEEE 1394가 될 수 있으며, 디지털 인터페이스(110)가 IEEE 1394라면 수신 유니트(211)는 프로토콜 구조(protocol architecture)상 연결층(link layer)에 해당하고, FIFO 메모리(212) 내지 비교기(215)는 응용층(application layer)에 해당한다.

분주기(220)는 디지털 인터페이스(210)로부터 출력되는 프레임 펄스(frame_dif)를 리셋신호로 입력하고, 클럭 발생기(230)에서 발생하는 시스템클럭(18MHz,13.5MHz)에 따라 프레임 리셋 펄스(frp), 수평동기신호(H_sync)와 필드신호(field)를 발생하여 프레임 리셋 펄스(frp)는 채널 엔코더(240) 및 소오스 디코더(250)에 출력하고, 수평동기신호(H_sync)와 필드신호(field)를 발생하여 비디오 엔코더(260)에 출력한다.

분주기(220)에서 발생하는 프레임 리셋 펄스(frp)는 디지털 인터페이스(210)로부터 출력되는 프레임 펄스를 소정 시간(내부 버스의 마진 시간 보다 작은 시간 또는 FIFO 메모리(212)에 데이터를 채우기 위한 시간) 지연 후 발생된다. 이때, 채널 엔코더(240)와 소오스 디코더(250)의 내부 시스템 클럭은 자유 발진(free running)하고 동기되어 있지 않으며, 비디오 엔코더(260)에서 발생되는 아날로그 출력을 위한 칼라 버스트 신호 역시 프레임 락 되지 않고 자유 발진한다. 단, 이때, 클럭 발생기(230)에서 발생된 시스템 클럭을 이용하여 만들어지는 수평동기신호(H_sync)와 필드신호(field)는 프레임 리셋 펄스에 의해 리셋된 시퀀스에 의해 생성된다. 따라서, 수평동기신호(H_sync)의 주기가 일정하지 않는 대신에 수평동기신호의 개수는 일정하게 맞추게 된다.

한편, 분주기(220)에서 프레임 리셋 펄스(frp)가 발생된 직후 소정 타이밍에서 소오스 디코더(250)에서 발생하는 콘트롤 신호(CON)에 따라 FIFO 메모리(212)에 기입된 데이터가 독출되어 AV_버스를 통해 채널 엔코더(240) 및 소오스 디코더(250)에 전송된다.

채널 엔코더(240)는 디지털 인터페이스 모드시 분주기(220)로부터 출력되는 프레임 리셋 펄스(frp)에 따라 리셋되고, AV_버스를 통해 FIFO 메모리(212)로부터 독출된 데이터를 입력한다. 정상 모드시 채널 엔코더(240)는 소오스 엔코더(도시되지 않음)에서 소오스 엔코딩된 데이터를 채널 엔코딩해서 테이프와 같은 기록매체에 기록한다. 이 채널 엔코더(240)는 소오스 엔코더에서 압축된 데이터를 오류정정 부호화하는 오류정정부호화기와 오류정정부호화된 데이터를 변조해서 기록매체에 기록하는 변조기를 포함한다.

한편, 소오스 디코더(250)는 디지털 인터페이스 모드시 분주기(220)로부터 출력되는 프레임 리셋 펄스(frp)에 따라 리셋되고, AV_버스를 통해 FIFO 메모리(212)로부터 독출된 데이터를 입력한다. 정상 모드시 소오스 디코더(250)는 채널 디코더(도시되지 않음)로부터 출력되는 채널 디코딩된 데이터를 소오스 디코딩해서 비디오 엔코더(260)에 출력한다. 이 소오스 디코더(250)는 통상 오류정정 복호화된 데이터를 신장하는 데이터 신장기와 신장된 데이터를 디셔플링하는 디셔플러를 포함한다.

비디오 엔코더(260)는 디지털 인터페이스/정상 모드신호(DIF/NORMAL)에 따라 정상 모드시 분주기(220)로부터 출력되는 수평동기신호(H_sync), 필드신호(field)를 입력하여 소정 필드 주기로 칼라 버스트신호를 리셋시키며, 소오스 디코더(250)로부터 출력되는 소오스 복호화된 데이터를 디스플레이에 적합한 신호로 엔코딩한다. 그리고, 비디오 엔코더(260)는 디지털 인터페이스 모드시 칼라 신호에 대해 칼라 버스트를 프리 런시켜서 프레임 락 시킨다.

도 4는 도 3에 도시된 분주기의 상세 블록도이다. 분주기(220)는 디지털 인터페이스(210)로부터 출력되는 프레임 펄스(frame_dif)에 의해 리셋되며, 클럭 발생기(230)에서 발생되는 18MHz클럭에 따라 카운트해서 프레임 펄스(frame_dif)의 에지를 검출해서 제1 카운터 리셋신호(rst1)를 출력하는 제1 에지 검출기(221), 제1 에지 검출기(221)에서 출력되는 제1 카운터 리셋신호(rst1)에 따라 리셋되고, 클럭 발생기(230)에서 출력되는 18MHz클럭에 따라 라인과 픽셀을 각각 카운트하는 제1 라인 카운터(222) 및 제1 픽셀 카운터(223), 제1 라인 카운터(222)의 출력 및 제1 픽셀 카운터(223)의 출력에 따라 프레임 리셋 펄스(frp)를 발생해서 채널 엔코더(240) 및 소오스 디코더(250)에 출력하는 시스템 프레임 리셋 펄스 발생기(224)를 포함한다.

또한, 분주기(230)는 디지털 인터페이스(210)로부터 출력되는 프레임 펄스(frame_dif)에 의해 리셋되며, 클럭 발생기(230)에서 발생되는 13.5MHz클럭에 따라 카운트하여 프레임 펄스(frame_dif)의 에지를 검출해서 제2 카운터 리셋신호(rst2)를 출력하는 제2 에지 검출기(225), 제2 에지 검출기(225)에서 출력되는 제2 카운터 리셋신호(rst2)에 따라 리셋되며, 클럭 발생기(230)에서 출력되는 13.5MHz클럭에 따라 라인 및 픽셀을 각각 카운트하는 제2 라인 카운터(226) 및 제2 픽셀 카운터(227), 제2 라인 카운터(226)의 출력 및 제2 픽셀 카운터(227)의 출력에 따라 수평동기신호(H_sync)와 필드신호(field)를 비디오 엔코더(260)에 출력하는 비디오 엔코더 동기 발생기(228)를 포함한다.

즉, 디지털 인터페이스(210)로부터 도 5의 (a)에 도시된 프레임 펄스(frame_dif)가 출력되면 제1 에지 검출기(221)는 클럭 발생기(230)에서 발생하는 18MHz클럭으로 프레임 펄스(frame_dif)의 에지를 검출하여 디지털 인터페이스(210)에서 요구하는 시간(여기서는 a) 만큼 카운트한 후 도 5의 (b)에 도시된 제1 카운터 리셋신호(rst1)를 발생시켜 제1 라인 카운터(222)와 제1 픽셀 카운터(227)를 미리 지정되어진 값으로 리셋시킨다. 시스템 프레임 리셋 펄스 발생기(224)는 제1 카운터 리셋신호(rst1)에 의해 제1 라인 카운터(222)와 제1 픽셀 카운터(227)이 리셋되어진 후 소정시간(여기서는 b) 지연후 도 5의 (c)에 도시된 프레임 리셋 펄스(frp)를 발생한다. 본 발명의 프레임 리셋 펄스(frp)는 프레임 펄스(frame_dif)의 에지에 응답하여 발생하므로 프레임 펄스의 1주기는 가변될 수 있다.

또한, 제2 에지 검출기(225)는 도 5의 (a)에 도시된 프레임 펄스(frame_dif)의 에지를 클럭 발생기(230)에서 발생하는 13.5MHz의 클럭에 따라 검출하여 디지털 인터페이스(210)에서 요구하는 시간(여기서는 a')만큼 카운트한 후 도 5의 (d)에 도시된 제2 카운터 리셋신호(rst2)를 발생시켜 제2 라인 카운터(226) 및 제2 픽셀 카운터(227)를 미리 지정되어진 값으로 리셋시킨다. 비디오 엔코더 동기 발생기(228)는 제2 라인 카운터(226) 및 제2 픽셀 카운터(227)에서 카운트한 라인 카운트값과 픽셀 카운트값에 따라 도 5의 (e)에 도시된 수평동기신호(H_sync)와 도 5의 (f)에 도시된 필드신호(field)를 발생한다. 도 5의 (e)에 도시된 바와 같이 마지막 라인(NTSC인 경우 525라인)의 수평주기가 가변적일 수 있다. 도 5의 (f)에 도시된 필드신호(field)는 소정번째(여기서는 4번째) 수평동기신호에 동기를 맞추어 발생하는 신호로서 필드판별 또는 필드동기신호의 역할을 하는 신호이다.

한편, 카운터들(222,223,226,227)이 보통 리셋되어지는 지점은 시스템에서 데이터 처리를 하지 않는 마지막 라인(NTSC인 경우 525라인)의 중간 위치의 픽셀 카운트값에서 리셋된다. 이렇게 리셋되면 1프레임내에서 비디오 신호처리는 기존의 시스템과 동일하고, 프레임들간에는 1 프레임의 길이가 기존의 시스템과 비교하여 길어질 수도 있고 짧아질 수도 있다. 이렇게 변동이 되는 1 프레임 길이가 가지는 문제점은 비디오 엔코더(260)에서 칼라 버스트신호를 자유발진시키면 해결할 수 있다.

도 6은 도 3에 도시된 비디오 엔코더(260)의 일부 상세 회로도로서, 보간기(261)는 업 셈플러(262)와 제1 저역여파기(263)로 구성되며, 도 3에 도시된 소오스 디코더(250)로부터 출력되는 데이터로부터 칼라 데이터를 분리해서 보간하고, 보간된 칼라 데이터를 출력한다. 이때, 보간기(261)에 입력되는 칼라 데이터는 소오스 디코더(250)에서 출력되는 칼라 데이터이다. 가산기(264)는 보간된 칼라 데이터와 칼라 버스트 발생기(265)에서 발생되는 칼라 버스트신호를 가산하여 제2 저역여파기(266)를 통해 합성기(267)에 출력한다. 제2 저역여파기(266)는 칼라 서브캐리어(F_sc) 발생기(268)의 출력신호에 의해 칼라신호가 변조되는데, 변조되기전의 칼라신호의 대역을 제한하기 위해서 사용된다. 합성기(267)는 승산기로 구성되며, 제2 저역여파기(266)로부터 출력되는 칼라 버스트신호가 포함된 칼라 데이터와 칼라 서브캐리어 발생기(268)에서 도 3의 분주기(220)로부터 출력되는 수평동기신호(H_sync)와 필드신호(field)에 따라 발생되는 칼라 서브캐리어를 합성한 후 디지털/아날로그 변환기(DAC로 표기되어 있음:269)에서 아날로그 칼라신호로 출력한다.

여기서, 칼라 버스트 발생기(265) 및 칼라 서브캐리어 발생기(268)는 롬과 같은 메모리로 구성될 수 있으며, 정상 모드에서 칼라 프레임 순서를 유지하기 위하여 NTSC 시스템인 경우에는 4필드, PAL 시스템인 경우에는 8필드마다 칼라 버스트 발생기(265)로 입력되는 수평동기신호(H_sync)와 필드 판별신호(field)를 기준으로하여 칼라 버스트신호를 리셋한다. 칼라 버스트 발생기(265)에서 칼라 버스트 신호를 리셋하는 동작은 디지털 인터페이스/정상 모드신호(DIF/NORMAL)에 따라 디지털 인터페이스모드에서 행해진다. 따라서, 디지털 인터페이스 모드에서는 프레임 길이가 변동되는 것을 그대로 가지고 가면서 리셋 동작을 하지 않고 칼라 엔코딩함으로써 4 필드 또는 8필드 시퀀스의 프레임 동기는 맞지 않지만 디스플레이에는 아무런 문제가 되지 않기 때문에 가변되는 프레임 펄스 리셋에 의해 발생될 수 있는 문제점을 해결하게 된다.

본 발명의 프레임 동기 장치는 고도의 정밀도가 요구되는 전압제어발진기가 필요 없으므로 설계비용도 절감되고, 슬래브(slave)로 동작되는 기기에서 요구하는 외부에서 입력되는 신호의 정밀도 범위가 넓어지는 효과가 있다.

Claims

디지털 인터페이스를 갖는 시스템들간에 서로 동기를 맞추기 위한 장치에 있어서,

외부로부터 전송되는 수신 신호에서 추출한 프레임 시간 정보와 상기 수신 신호에 포함된 기준 클럭에 따라 카운팅한 카운트값을 비교하여 프레임 펄스를 발생시키는 디지털 인터페이스; 및

상기 프레임 펄스를 입력하여, 시스템 클럭에 따라 상기 프레임 펄스의 엣지를 검출하여 리셋신호를 발생시키고, 상기 리셋신호의 소정의 타이밍에 시스템이 필요로 하는 동기신호를 발생시키는 발생기를 포함함을 특징으로 하는 프레임 동기 장치.
제1항에 있어서, 상기 수신 신호를 소오스 디코딩해서 디스플레이 신호로 엔코딩할 때 칼라 버스트신호는 자유 발진시키고, 이 칼라 버스트신호를 상기 동기신호에 따라 리셋시키는 신호처리기를 더 포함함을 특징으로 하는 프레임 동기 장치.
제1항에 있어서, 상기 디지털 인터페이스는 IEEE 1394임을 특징으로 하는 프레임 동기 장치.
제3항에 있어서, 상기 디지털 인터페이스는

외부로부터 수신 신호를 전송 패킷형태로 입력해서 전송 패킷의 부가헤더를 제거하고 부가헤더가 제거된 데이터를 출력하는 수신 유니트;

상기 부가헤더가 제거된 데이터를 일시 저장하는 버퍼;

상기 전송패킷에 포함된 타임 스탬프를 추출하는 추출기;

상기 전송 패킷에 포함된 기준클럭에 따라 카운트하여 카운트값을 출력하고, 매 싸이클 스타트 패킷마다 갱신하는 싸이클 타이머; 및

상기 타임 스탬프에 포함된 프레임 시간 정보와 상기 카운트값을 비교하여 프레임 펄스를 발생하는 비교기를 포함함을 특징으로 하는 프레임 동기 장치.
제4항에 있어서, 상기 발생기는 상기 프레임 리셋신호를 상기 프레임 펄스에 비해 상기 디지털 인터페이스의 내부 버스 마진과 상기 버퍼에 데이터가 기입되는 시간을 고려하여 소정시간 지연하여 발생함을 특징으로 하는 프레임 동기 장치.
제4항에 있어서, 상기 시스템에 필요한 제1 및 제2 시스템 클럭을 발생하는 클럭 발생기를 더 포함함을 특징으로 하는 프레임 동기 장치.
제6항에 있어서, 상기 발생기는

상기 디지털 인터페이스로부터 출력되는 프레임 펄스에 의해 리셋되며, 상기 제1 시스템클럭에 따라 상기 프레임 펄스의 에지를 검출해서 제1 리셋신호를 출력하는 제1 에지 검출기;

상기 제1 리셋신호에 따라 리셋되며, 상기 제1 시스템클럭에 따라 라인과 픽셀을 각각 카운트하는 제1 라인 카운터와 제1 픽셀 카운터;

상기 제1 라인 카운터와 제1 픽셀 카운터의 출력에 따라 프레임 리셋신호를 발생하는 제1 발생기;

상기 디지털 인터페이스로부터 출력되는 프레임 펄스에 의해 리셋되며, 상기 제2 시스템 클럭에 따라 상기 프레임 펄스의 에지를 검출해서 제2 리셋신호를 출력하는 제2 에지 검출기;

상기 제2 리셋신호에 의해 리셋되며, 상기 제2 시스템클럭에 따라 라인 및 픽셀을 각각 카운트하는 제2 라인 카운터와 제2 픽셀 카운터; 및

상기 제2 라인 카운터와 제2 픽셀 카운터의 출력에 따라 수평동기신호와 필드신호를 발생하는 제2 발생기를 포함함을 특징으로 하는 프레임 동기 장치.
제7항에 있어서, 상기 제1 발생기에서 발생된 프레임 리셋신호에 따라 리셋되고, 상기 버퍼로부터 독출된 데이터를 채널 엔코딩해서 기록매체에 전송하는 채널 엔코더;

상기 프레임 리셋신호에 따라 리셋되고, 상기 버퍼로부터 독출되는 데이터를 소오스 디코딩하는 소오스 디코더; 및

디지털 인터페이스/정상 모드에 따라 디지털 인터페이스모드시는 상기 제2 발생기로부터 출력되는 수평동기신호와 필드신호에 따라 리셋되고, 상기 소오스 디코더로부터 출력되는 데이터를 디스플레이신호로 엔코딩하는 비디오 엔코더를 더 포함함을 특징으로 하는 프레임 동기 장치.
제8항에 있어서, 상기 비디오 엔코더에서 상기 소오스 디코더로부터 출력되는 데이터를 디스플레이신호로 엔코딩할 때 칼라 버스트를 자유 발진시키고, 상기 제2 발생기로부터 출력되는 수평동기신호와 필드신호에 따라 칼라 버스트신호를 소정 필드 주기로 리셋시키는 것을 특징으로 하는 프레임 동기 장치.
제9항에 있어서, 디지털 인터페이스 모드시 상기 프레임 리셋신호에 의해 상기 시스템이 리셋된 후 상기 버퍼에 저장된 데이터가 상기 소오스 디코더와 채널 엔코더에 전송됨을 특징으로 하는 프레임 동기 장치.
디지털 인터페이스를 갖는 시스템들간에 서로 동기를 맞추기 위한 방법에 있어서,

(a) 디지털 인터페이스 모드시 외부로부터 전송되는 수신 신호에서 프레임 시간 정보를 추출하고, 상기 프레임 시간 정보와 상기 수신 신호에 포함된 기준 클럭에 따라 카운팅한 카운트값을 비교하여 프레임 펄스를 발생시키는 단계; 및

(b) 시스템 클럭에 따라 상기 프레임 펄스의 엣지를 검출하여 리셋신호를 발생시키고, 상기 리셋신호의 소정의 타이밍에 시스템이 필요로 하는 동기신호를 발생시키는 단계를 포함함을 특징으로 하는 프레임 동기 방법.
제11항에 있어서, 상기 (a) 단계는

(a1) 외부로부터 데이터를 전송 패킷형태로 수신해서 전송 패킷의 부가헤더를 제거하고, 부가헤더가 제거된 데이터를 출력하는 단계;

(a2) 상기 부가헤더가 제거된 데이터를 저장하는 단계;

(a3) 상기 전송패킷에 포함된 타임 스탬프를 추출하는 단계;

(a4) 상기 전송 패킷에 포함된 기준클럭에 따라 카운트하여 카운트값을 출력하고, 매 싸이클 스타트 패킷마다 갱신하는 단계; 및

(a5) 상기 타임 스탬프에 포함된 프레임 시간 정보와 상기 카운트값을 비교하여 프레임 펄스를 발생하는 단계를 포함함을 특징으로 하는 프레임 동기 방법.
제11항에 있어서, 상기 (b)단계에서는

상기 프레임 리셋신호를 상기 프레임 펄스에 비해 상기 디지털 인터페이스의 내부 버스 마진을 고려하여 소정시간 지연하여 발생시키는 것을 특징으로 하는 프레임 동기 방법.
제13항에 있어서, 상기 (b) 단계는

(b1) 상기 프레임 펄스에 의해 리셋되며, 제1 시스템클럭에 따라 프레임 펄스의 에지를 검출하고 제1 리셋신호를 출력하는 단계;

(b2) 상기 제1 리셋신호에 따라 리셋되며, 상기 제1 시스템클럭에 따라 라인과 픽셀을 카운트하여 제1 카운트값을 출력하는 단계;

(b3) 상기 제1 카운트값에 근거하여 프레임 리셋신호를 발생하는 단계;

(b4) 상기 프레임 펄스에 의해 리셋되며, 제2 시스템클럭에 따라 상기 프레임 펄스의 에지를 검출하고 제2 리셋신호를 출력하는 단계;

(b5) 상기 제2 리셋신호에 의해 리셋되며, 상기 제2 시스템클럭에 따라 라인과 픽셀을 카운트하여 제2 카운트값을 출력하는 단계; 및

(b6) 상기 제2 카운트값에 근거하여 수평동기신호와 필드신호를 발생하는 단계를 포함함을 특징으로 하는 프레임 동기 방법.
제14항에 있어서,

(c) 상기 프레임 리셋신호에 따라 리셋되고, 상기 (a2)단계에서 저장된 데이터를 채널 엔코딩해서 기록매체에 전송하는 단계;

(d) 상기 프레임 리셋신호에 따라 리셋되고, 상기 (a2)단계에서 저장된 데이터를 소오스 디코딩해서 소오스 디코딩된 데이터를 출력하는 단계; 및

(e) 상기 수평동기신호와 필드신호에 따라 리셋되고, 상기 소오스 디코딩된 데이터를 디스플레이신호로 엔코딩하는 단계를 더 포함함을 특징으로 하는 프레임 동기 방법.
제15항에 있어서, 상기 (e)단계에서는 상기 소오스 디코딩된 데이터를 디스플레이 신호로 엔코딩할때 칼라 버스트를 자유 발진시키고, 상기 수평동기신호와 필드신호에 따라 칼라 버스트신호를 소정 필드 주기로 리셋시키는 것을 특징으로 하는 프레임 동기 방법.
제15항에 있어서, 상기 (a2)단계에서는

상기 프레임 리셋신호에 의해 상기 시스템이 리셋된 후 상기 (a2)단계에서 저장된 데이터를 상기 (c) 및 (d)단계로 전송하는 단계(a2-1)를 더 포함함을 특징으로 하는 프레임 동기 방법.
디지털 인터페이스를 갖는 시스템들간에 서로 동기를 맞추기 위한 방법에 있어서,

(a) 디지털 인터페이스 모드시 외부로부터 전송되는 수신 신호에서 프레임 시간 정보를 추출하고, 상기 프레임 시간 정보와 상기 수신 신호에 포함된 기준 클럭에 따라 카운팅한 카운트값을 비교하여 프레임 펄스를 발생시키는 단계;

(b) 시스템 클럭에 따라 상기 프레임 펄스의 엣지를 검출하여 리셋신호를 발생시키고, 상기 리셋신호의 소정의 타이밍에 시스템이 필요로 하는 수평 동기신호와 필드신호를 발생시키는 단계; 및

(c) 상기 수신 신호를 소오스 디코딩해서 디스플레이 신호로 엔코딩할 때 칼라 버스트신호는 자유 발진시키고, 이 칼라 버스트신호는 상기 수평 동기신호와 필드신호에 따라 리셋되는 단계를 포함함을 특징으로 하는 프레임 동기 방법.