JP2005109712A - フレーム信号の位相調整器 - Google Patents

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Abstract

【課題】安定したフレーム・リセット・パルス信号を生成する。
【解決手段】 本発明のフレーム信号の位相調整器は、パラレル・クロックと基準信号とを入力する手段(22-4,22-1)と、基準信号からフレーム信号を生成する手段(22-1)と、フレーム信号の位相を調整する手段(22-3)と、パラレル・クロックと調整済フレーム信号とからパラレル・クロックで同期化された調整済フレーム信号を生成する手段(22-4)と、パラレル・クロックとパラレル・クロックで同期化された調整済フレーム信号とに基づいてフレーム・リセット・パルス信号を生成する手段(22-2)と、フレーム・リセット・パルス信号を出力する手段(22-2)とを備える。手段(22-4)は、セットアップ時間およびホールド時間を通して、フレーム信号が常にHIGHまたはLOWになるように、フレーム信号の位相を調整する。
【選択図】 図6

Description

本発明は、一般に、外部同期モードにおけるフレーム信号の位相を調整し、調整されたフレーム信号と映像信号のパラレル・クロック(PCLK)とからフレーム・リセット・パルス信号を発生する装置に関連し、より詳細には、そのフレーム・リセット・パルス信号に基づいてSDI(シリアル・デジタル・インターフェース)映像信号を波形表示する際、ジッタを回避する装置に関連する。
図1は、外部の基準同期信号発生器からの基準信号(EXT_REF。一般に、ブラック・バースト(BB:Black Burst)信号)で同期化された映像信号発生器からのSDI映像信号と基準信号(EXT_REF)とを入力する映像信号波形表示装置(例えば、ウェーブ・フォーム・モニタ)を表す。図1に示すように、SDI映像信号波形表示装置20は、外部同期モードで、即ち外部の基準信号(EXT_REF)に基づいて、SDI映像信号発生器12(例えば、VTR、カメラ等)からのSDI映像信号を、波形表示する。また、SDI映像信号波形表示装置20は、SDI映像信号発生器12AからのSDI映像信号とSDI映像信号発生器12BからのSDI映像信号とを入力し、いずれか一方のSDI映像信号を選択し、選択された映像信号を外部の基準信号(EXT_REF)に基づいて波形表示することができる。外部同期モードにおいて同一の基準信号(EXT_REF)を使用することにより、SDI映像信号発生器12AからのSDI映像信号(ターゲット信号)とSDI映像信号発生器12BからのSDI映像信号(調整信号)との間の位相差を把握することができる。その後、この位相差を無くすように、たとえば、SDI映像信号発生器12Bの位相調整手段(図示せず)を用いて、SDI映像信号発生器12Bから出力されるSDI映像信号の位相を調整することができる。これにより、複数のSDI映像信号を編集することが可能となる。
以下に、SDI映像信号波形表示装置20の動作を簡潔に説明する。まず、波形表示装置20の外部にある基準同期信号発生器11は、基準信号(EXT_REF信号。アナログ方式)をSDI映像信号発生器12Aに出力する。SDI映像信号発生器12Aは、基準信号に基づいて同期化されたSDI映像信号(デジタル方式)を生成してSDI映像信号波形表示装置20に出力する一方、基準信号をそのままの状態でSDI映像信号発生器12Bに出力する。映像信号発生器12Bは、映像信号発生器12Aと同様に、SDI映像信号(デジタル方式)を生成してSDI映像信号波形表示装置20に出力する一方、基準信号(アナログ方式)をそのままの状態でSDI映像信号波形表示装置20に出力する。
次に、SDI映像信号波形表示装置20は、入力したSDI映像信号のいずれか1つをユーザに選択させることができる。ユーザによって選択された映像信号は、SDI映像信号処理部21に入力される。SDI映像信号処理部21は、SDI映像信号発生器12からのSDI映像信号を入力し、SDI映像信号からパラレル・クロック(PCLK)を生成する。SDI映像信号処理部21はさらに、SDI映像信号とパラレル・クロック(PCLK)とに基づいてパラレル・データを生成する一方、パラレル・クロック(PCLK)を外部基準同期信号処理部22に出力する。
外部基準同期信号処理部22は、SDI映像信号処理部21からのパラレル・クロック(PCLK)と基準同期信号発生器11(SDI映像信号発生器12B)から出力された基準信号(アナログ方式:EXT_REF)とを入力する。図2は、図1に示される外部基準同期信号処理部22を具体化した一例(従来技術)を示す。図2に示すように、SDI映像信号処理部21からのパラレル・クロック(PCLK)は、外部基準同期信号処理部22のフレーム・リセット・パルス発生回路22−2に入力される。また、外部からの基準信号(EXT_REF)は、外部基準同期信号処理部22の同期分離回路22−1に入力される。同期分離回路22−1は、基準信号(EXT_REF)からフレーム信号(FRM)を生成し、そのフレーム信号(FRM)をフレーム・リセット・パルス発生回路22−2に出力する。フレーム・リセット・パルス発生回路22−2は、パラレル・クロック(PCLK)とフレーム信号(FRM)とからパラレル・クロックで同期化されたフレーム信号を生成し、パラレル・クロック(PCLK)とパラレル・クロックで同期化されたフレーム信号とに基づいてフレーム・リセット・パルス信号(FRM_RESET)を生成し、そのフレーム・リセット・パルス信号をSDI映像信号処理部21に出力する。
図1に戻り、SDI映像信号処理部21は、フレーム・リセット・パルス信号を映像出力タイミングとして利用し、パラレル・データをパラレル・クロック(PCLK)でSDI映像信号表示用処理部23に出力する。
SDI映像信号表示用処理部23は、フレーム・リセット・パルス信号とパラレル・クロック(PCLK)で、パラレル・データを処理して、SDI映像信号の波形表示用の波形信号データを生成する。SDI映像信号表示用処理部23が、その波形信号データを表示部24(例えば、ディスプレイ)に出力することにより、SDI映像信号は、表示部24に波形表示される。また、SDI映像信号表示用処理部23は、パラレル・データを処理して、SDI映像信号の映像表示用の映像信号データを生成することもできる。ユーザによってSDI映像信号の映像表示モードが選択された場合、SDI映像信号表示用処理部23が、その映像信号データを表示部24に出力することにより、SDI映像信号は、表示部24に映像表示される。
上述したように、図2に示す外部基準同期信号処理部22のフレーム・リセット・パルス発生回路22−2は、パラレル・クロック(PCLK)とフレーム信号(FRM)とに基づいてフレーム・リセット・パルス信号(FRM_RESET)を生成する。フレーム・リセット・パルス発生回路22−2は、一般に、DタイプFF(フリップ・フロップ)を用いて構成されており、そのFFには、フレーム・リセット・パルス信号を安定して生成するためのセットアップ時間(Tsu)およびホールド時間(Th)が存在する。
図3は、セットアップ時間(Tsu)およびホールド時間(Th)を説明するための図である。図3に示すように、セットアップ時間(Tsu)は、パラレル・クロック(PCLK)がLOW(0)からHIGH(1)への立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の期間(例えば、4ns)である。ホールド時間(Th)は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の期間(例えば、2ns)である。
図3に示すように、1組のセットアップ時間(Tsu)およびホールド時間(Th)を通して、例えば、フレーム信号(FRM)が常にHIGH(1)である場合(矢印30)、あるいは、フレーム信号(FRM)が常にLOW(0)である場合(矢印31)、フレーム・リセット・パルス発生回路22−2は、安定したフレーム・リセット・パルス信号を生成することができる。しかしながら、1組のセットアップ時間(Tsu)およびホールド時間(Th)を通して、例えば、フレーム信号(FRM)がHIGH(1)からLOW(0)に変化する場合(矢印32)、あるいは、フレーム信号(FRM)がLOW(0)からHIGH(1)に変化する場合(矢印33)、フレーム・リセット・パルス発生回路22−2は、不安定なフレーム・リセット・パルス信号を生成してしまう。
図4(a)は、定常的に安定したフレーム・リセット・パルス信号に基づいて波形表示されるSDI映像信号波形を表し、図4(b)は、不安定なフレーム・リセット・パルス信号と安定したフレーム・リセット・パルス信号と含むフレーム・リセット・パルス信号に基づいて波形表示されるSDI映像信号波形を表す。
すべての組のセットアップ時間(Tsu)およびホールド時間(Th)を通して、フレーム信号(FRM)が常にHIGHまたはLOWである場合、図4(a)に示すように、SDI映像信号は、正常に波形表示される。
しかしながら、一部の組のセットアップ時間(Tsu)およびホールド時間(Th)を通して、フレーム信号(FRM)が常にHIGHまたはLOWでない場合、図4(b)に示すように、SDI映像信号は、非正常な波形(矢印40)と正常な波形とで表示される。即ち、一部の組のセットアップ時間(Tsu)およびホールド時間(Th)を通して、フレーム信号(FRM)が、LOWからHIGHに変化し、または、HIGHからLOWに変化する場合、そのセットアップ時間(Tsu)またはホールド時間(Th)に対応するフレーム・リセット・パルス信号は、不安定な信号となってしまう。その結果、左または右に1ドットだけ移動するSDI映像信号の波形(矢印40)が、表示される。そのため、非正常な波形と正常な波形とが交互に波形表示され、SDI映像信号の波形は、ジッタしているようにユーザに観測される。このような状況では、SDI映像信号発生器12AからのSDI映像信号とSDI映像信号発生器12BからのSDI映像信号との間の位相差を正確に把握することができない。
本発明の目的は、パラレル・クロック(PCLK)とフレーム信号(FRM)との間の位相関係を適切に調整することである。
本発明のもう1つの目的は、安定したフレーム・リセット・パルス信号を生成することである。
本発明のさらなる目的は、映像信号を波形表示する際のジッタを回避する装置を提供することである。
本発明の他の目的は、以下に説明する発明の実施形態を参照することによって、明らかになるであろう。
本発明のフレーム信号の位相調整器は、SDI映像信号とフレーム・リセット・パルス信号とを入力する手段と、前記SDI映像信号からパラレル・クロックを生成する手段と、前記SDI映像信号と前記パラレル・クロックとに基づいてパラレル・データを生成する手段と、前記フレーム・リセット・パルス信号を映像出力タイミングとして利用して前記パラレル・データを前記パラレル・クロックで出力する手段と、前記パラレル・クロックを出力する手段と、を備える第1手段(21)と、前記パラレル・クロックと基準信号とを入力する手段と、前記基準信号からフレーム信号を生成する手段と、前記フレーム信号の位相を調整する手段と、前記パラレル・クロックと前記調整済フレーム信号とから前記パラレル・クロックで同期化された調整済フレーム信号を生成する手段と、前記パラレル・クロックと前記パラレル・クロックで同期化された調整済フレーム信号とに基づいてフレーム・リセット・パルス信号を生成する手段と、前記フレーム・リセット・パルス信号を出力する手段と、を備える第2手段(22)と、を備える。
第2手段(22)のフレーム信号の位相を調整する前記手段は、フレーム・リセット・パルス信号を生成する前記手段のセットアップ時間およびホールド時間を通して、フレーム信号が常にHIGHまたはLOWになるように、フレーム信号の位相を調整する。より具体的には、第2手段(22)のフレーム信号の位相を調整する前記手段は、フレーム信号がHIGHからLOWに変化する又はLOWからHIGHに変化する時刻が、安定領域に存在するように、フレーム信号の位相を調整する。
前記セットアップ時間は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の第1期間であり、前記ホールド時間は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の第2期間であり、前記安定領域は、ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間である。
以下に、本発明の実施形態を、図面を参照しながら説明する。
図5は、安定領域と不安定領域とを説明するための図である。図5に示すように、すべての組のセットアップ時間およびホールド時間を通して、フレーム信号を常にHIGHまたはLOWにさせるためには、フレーム信号がHIGHからLOWに変化する時刻、あるいは、フレーム信号がLOWからHIGHに変化する時刻は、1組のセットアップ時間およびホールド時間ともう1組のセットアップ時間およびホールド時間との間にある安定領域に存在すればよい。即ち、フレーム信号がHIGHからLOWに(あるいはLOWからHIGHに)変化する時刻が、安定領域(ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間)に存在すればよい。
図6は、図1に示される外部基準同期信号処理部22を具体化した一例(本発明)を示す。図2に示される同期信号処理部(従来技術)と比較すると、本発明に従う外部基準同期信号処理部22はさらに、可変遅延回路22−3と位置状態信号および同期化遅延フレーム信号生成回路22−4とを備えている。また、本発明に従うCPU25は、従来技術に従うCPUと比べて、フレーム信号の位置状態を判定する機能とフレーム信号の遅延量を調整する機能とをさらに備えている。なお、図6に示すフレーム・リセット・発生回路22−2は、その内部でパラレル・クロック(PCLK)とフレーム信号(FRM)とからパラレル・クロックで同期化されたフレーム信号を生成せず、パラレル・クロックで同期化されたフレーム信号の代わりに、パラレル・クロックで同期化された遅延フレーム信号(SYNC_D_FRM)を利用する。
外部基準同期信号処理部22の可変遅延回路22−3は、同期分離回路22−1からのフレーム信号(FRM)とCPU25からの遅延量選択信号(SELECT)とを入力し、フレーム信号(FRM)の位相を調整する。図7は、図6に示される可変遅延回路22−3を具体化した一例(本発明)を示す。図7に示すように、同期分離回路22−1からのフレーム信号(FRM)は、第1ユニットの遅延回路(DLY1)と第1セレクタとに入力される。第1ユニットの遅延回路(DLY1)に入力されたフレーム信号(FRM)の位相は、その遅延回路の遅延時間だけ遅延させられる。
この遅延時間は、外部基準同期信号処理部22に入力されるパラレル・クロック(PCLK:図6又は図1を参照)の周期に依存し、また、パラレル・クロックの周期は、SDI映像信号処理部21に入力されるSDI映像信号(図1を参照)の種類に依存する。SDI映像信号の種類が、HD−SDI(高精細度シリアル・デジタル・インターフェース)映像信号の場合、パラレル・クロックの周期は、13.5nsである。従って、図7中の遅延回路(DLY1〜DLYm)の遅延時間は、パラレル・クロックの周期(13.5ns)よりも短い時間であって、例えば、その周期の約10分の1である1.3nsとする。また、第1ユニット又は第2ユニットの遅延回路(DLY1〜DLYm)の仮の総遅延量は、例えば、パラレル・クロックの周期(13.5ns)の1.5倍とする。即ち、遅延回路の遅延時間が1.3nsであり、遅延回路(DLY1〜DLYm)の仮の総遅延量が20.25ns(13.5ns×1.5)の場合、第1ユニットおよび第2ユニットのそれぞれの遅延回路(DLY1〜DLYm)の総数(m)は、16である(20.25ns/1.3ns=15.58)。遅延回路(DLY1〜DLY16)の真の総遅延量は、20.8ns(1.3ns×16)となる。
従って、例えば、第1ユニットの遅延回路(DLY1)に入力されたフレーム信号(FRM)の位相は、その遅延回路の遅延時間(1.3ns)だけ遅延させられる。同期分離回路22−1からのフレーム信号(FRM)と比べて1.3nsだけ遅延させられたフレーム信号は、図7に示すように、第1ユニットの遅延回路(DLY2)と第1セレクタとに入力される。第1ユニットの遅延回路(DLY2)に入力されたフレーム信号(FRM)の位相は、その遅延回路の遅延時間(1.3ns)だけ遅延させられる。このようにして、フレーム信号は、遅延時間(1.3ns)単位で遅延させられ、合計17個のフレーム信号が、第1セレクタに入力される。即ち、1.3nsの遅延間隔を有する合計17個のフレーム信号が、第1ユニットの遅延回路(DLY1〜DLY16)によって、生成され、また、第1セレクタに入力されるフレーム信号の中から所望のフレーム信号を選択することによって、同期分離回路22−1からのフレーム信号の位相を、調整することができる。初期値として、第1セレクタに入力される遅延フレーム信号の総数(17)の中央値(9)に対応する遅延フレーム信号(上から8番目の遅延回路(DLY8)から出力される遅延フレーム信号)が、所望のフレーム信号として選択される。言い換えれば、CPU25は、第1セレクタに遅延フレーム信号の総数(17)の中央値(9)に対応する遅延フレーム信号を選択させるような選択信号(SELECT)を、初期値として出力する。
第1セレクタからの遅延させられたフレーム信号(上から8番目の遅延回路(DLY8)から出力される遅延フレーム信号)は、第2ユニットの遅延回路(DLY1)と第2セレクタとに入力される。第2ユニットの遅延回路(DLY1)に入力されたフレーム信号の位相は、その遅延回路の遅延時間(1.3ns)だけ遅延させられる。第1ユニットの遅延回路(DLY1〜DLY16)と同様に、第2ユニットの遅延回路(DLY1〜DLY16)によって、フレーム信号は、遅延時間(1.3ns)単位で遅延させられ、合計17個のフレーム信号が、第2セレクタに入力される。第2セレクタに入力されるフレーム信号の中から所望のフレーム信号を選択することによって、第1セレクタからのフレーム信号の位相を、調整することができる。初期値として、第2セレクタに入力される遅延フレーム信号の総数(17)の中央値(9)に対応する遅延フレーム信号(上から8番目の遅延回路(DLY8)から出力される遅延フレーム信号)が、所望のフレーム信号として選択される。言い換えれば、CPU25は、第2セレクタに遅延フレーム信号の総数(17)の中央値(9)に対応する遅延フレーム信号を選択させるような選択信号(SELECT)を、初期値として出力する。このようにして、可変遅延回路22−3は、同期分離回路22−1からのフレーム信号(FRM)に対して、20.8ns(=1.3ns×(8+8))の総遅延量を有する遅延フレーム信号(D_FRM)を出力する。
図6に戻り、外部基準同期信号処理部22の回路22−4は、可変遅延回路22−3からの遅延フレーム信号(D_FRM)とSDI映像信号処理部21からのパラレル・クロック(PCLK:図1を参照)とを入力し、遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号(D_FRM_STATUS)を生成する。回路22−4はさらに、パラレル・クロック(PCLK)で同期化された遅延フレーム信号(SYNC_D_FRM)を生成する。図8は、図6に示される位置状態信号および同期化遅延フレーム信号発生回路22−4を具体化した一例(本発明)を示す。
図8に示すように、SDI映像信号処理部21からのパラレル・クロック(PCLK)は、遅延回路(DLY1)と、DタイプFF(フリップ・フロップ)のそれぞれと、イネーブル機能付きのDタイプFF(フリップ・フロップ)のそれぞれと、に入力される。遅延回路(DLY1)に入力されたパラレル・クロック(PCLK)の位相は、その遅延回路の遅延時間だけ遅延させられる。この遅延時間は、パラレル・クロックの周期(13.5ns)における遅延フレーム信号(D_FRM)のサンプリング数に依存する。従って、サンプリング数を、例えば10とする場合、図8中の遅延回路(DLY1〜DLYn)の遅延時間は、パラレル・クロックの周期(13.5ns)の約10分の1である1.3nsとする。また、遅延回路(DLY1〜DLYn)の総数nは、9(サンプリング数−1)である。このようにして、パラレル・クロック(PCLK)は、遅延時間(1.3ns)単位で遅延させられ、合計10個のパラレル・クロック(PCLK)が、第1ユニットの10個のDタイプFFに入力される。
また、図8に示すように、可変遅延器22−3からの遅延フレーム信号(D_FRM)は、NOT回路と第1ユニットの10個のDタイプFFとに入力される。第1ユニットの10個のDタイプFFの出力信号は、第2ユニットの10個のDタイプFFに入力される。第2ユニットの10個のDタイプFFの出力信号は、第3ユニットの10個のイネーブル機能付きのDタイプFFに入力される。なお、第1ユニットの最上部のDタイプFFの出力信号は、パラレル・クロック(PCLK)で同期化された遅延フレーム信号(SYNC_D_FRM)であり、AND回路とフレーム・リセット・パルス発生回路22−2(図6参照)とに入力される。
NOT回路の出力信号は、AMD回路に入力される。AND回路の出力信号は、AND回路のDタイプFFに入力される。そのDタイプFFの出力信号は、第3ユニットの10個のイネーブル機能付きのDタイプFFに、イネーブル信号として入力される。
図9は、回路22−3から回路22−4に入力された遅延フレーム信号(D_FRM)と、図8に示す回路22−4中の第1ユニットの10個のDタイプFFの出力信号(DFF00〜DFF09)と、映像信号処理部21から回路22−4に入力されたパラレル・クロック(PCLK)と、図8に示す回路22−4中の遅延回路(DLY1〜DLYn)から出力されるパラレル・クロック(PCLK_dly1〜PCLK_dly9)とを表す。図8に示す回路22−4の第3ユニットの10個のイネーブル機能付きのDタイプFFの出力は、図9に示す遅延フレーム信号(D_FRM)の位置情報を表す。即ち、第3ユニットの最上部のイネーブル機能付きのDタイプFFの出力は、HIGH(パラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻の遅延フレーム信号(D_FRM)の状態)を表す。第3ユニットの2番目のイネーブル機能付きのDタイプFFの出力は、HIGH(パラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻から1.3ns経過した時の遅延フレーム信号(D_FRM)の状態)を表す。同様にして、第3ユニットの3番目のイネーブル機能付きのDタイプFFの出力は、HIGHを表し、4番目のイネーブル機能付きのDタイプFFの出力は、HIGHを表し、5番目〜10番目のイネーブル機能付きのDタイプFFの出力は、LOWを表す。このようにして、図8に示す構成を備える回路22−4は、遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号(D_FRM_STATUS)を生成することができる。
CPU25は、位置状態信号(D_FRM_STATUS)を入力し、遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻を基準としてどこに位置するのかを判定する。可変遅延回路22−3から出力される遅延フレーム信号(D_FRM)と映像信号処理部22から出力されるパラレル・クロック(PCLK)との間の位相差が、図9に示すような関係にある場合、CPU25は、遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻から5.2ns(1.3ns×4)だけ経過していると判定する。即ち、CPU25は、経過時刻が5.2nsであると判定する。
次に、CPU25は、経過時刻(遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻とパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻との差)が安定領域に存在しているのかを判定する。図5に示すように、安定領域は、ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間である。ホールド時間(Th)が2.0nsであり、パラレル・クロック(PCLK)の周期が13.5nsであり、セットアップ時間(Tsu)が4.0nsである場合、安定領域は、2.0nsから9.5ns(13.5ns−4.0ns)までの期間である。図9に示す例において、経過時刻(5.2ns)が安定領域(2.0nsから9.5ns)内にあるので、CPU25は、経過時刻が安定領域に存在していると判定する。経過時刻が安定領域に存在する場合、安定したフレーム・リセット・パルス信号を生成することができるので、CPU25は、選択信号(SELECT)の初期値を変更する必要はない。しかしながら、セットアップ時間(Tsu)およびホールド時間(Th)のそれぞれは、フレーム・リセット・パルス発生回路22−2(DタイプFF(フリップ・フロップ)の温度に依存する。その結果、経過時刻が安定領域に存在する場合であっても、温度変化などにより、経過時刻が不安定領域へと移行してしまう場合もある。そこで、好ましくは、セットアップ時間(Tsu)およびホールド時間(Th)の変動による影響を最小にするために、CPU25は、経過時刻(5.2ns)を安定領域の中央(9.5ns−2.0ns=7.5ns)に近づける。従って、CPU25は、第1セレクタに遅延フレーム信号の総数(17)の中央値(9)に2を加算した値(11)に対応する遅延フレーム信号を選択させるような選択信号(SELECT)を、キャリブレーション値として出力する。これにより、可変遅延回路22−3から出力される遅延フレーム信号(D_FRM)の位相は、2.0nsだけさらに遅延させられ、その結果、パラレル・クロック(PCLK)に対する遅延フレーム信号(D_FRM)の経過時刻は、5.2nsから7.2nsになる。このようにして、セットアップ時間(Tsu)およびホールド時間(Th)の変動による影響を最小にすることができる。
その後も、CPU25は、位置状態信号(D_FRM_STATUS)から、遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻を基準としてどこに位置するのかを判定し、経過時刻(遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻とパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻との差)が安定領域に存在しているのかを判定し続ける。一旦、経過時刻(5.2ns)を安定領域の中央(9.5ns−2.0ns=7.5ns)に近づけたとしても、温度変化などにより、経過時刻が不安定領域へ近づいてしまう場合もある。即ち、経過時刻が、安定領域の一端2.0ns又は他端9.5nsに近づいてしまう場合もある。そこで、経過時刻を安定領域の中央(9.5ns−2.0ns=7.5ns)に近づける。従って、経過時刻が不安定領域へ近づいた場合、CPU25は、経過時刻を安定領域に近づけるように第2セレクタの選択信号(SELECT)を制御する。
なお、図7に示す可変遅延回路22−3の第2ユニットの遅延回路(DLY1〜DLYm)および第2セレクタを省略し、且つ第1セレクタからの出力を遅延フレーム信号(D_FRM)として用いてもよい。
図6に戻り、フレーム・リセット・パルス発生回路22−2は、パラレル・クロック(PCLK)とパラレル・クロックで同期化された遅延フレーム信号(SYNC_D_FRM)とに基づいてフレーム・リセット・パルス信号(FRM_RESET)を生成し、そのフレーム・リセット・パルス信号をSDI映像信号処理部21に出力する。
図10は、図6に示される位置状態信号および同期化遅延フレーム信号発生回路22−4を具体化したもう1つの例(本発明)を示す。図8に示す回路22−4のNOT回路は、遅延フレーム信号(D_FRM)を入力して、その信号の反転信号をAND回路に出力する一方、図10の回路22−4bのNOT回路は、同期化された遅延フレーム信号(SYNC_D_FRM)を入力して、その信号の反転信号をAND回路に出力する。このよう構成することにより、図10に示す構成を備える回路22−4bは、遅延フレーム信号(D_FRM)の「LOW」からHIGHに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号(D_FRM_STATUS)を生成することができる。従って、CPU25は、フレーム信号が「LOW」から「HIGH」に変化する時刻が、安定領域に存在するように、選択信号(SELECT)を制御する。
位相差測定モード
図1に示すように、外部同期モードにおいて同一の基準信号(EXT_REF)を使用することにより、SDI映像信号発生器12AからのSDI映像信号とSDI映像信号発生器12BからのSDI映像信号との間の位相差を把握することができる。この位相差を表示部24に視覚化するために、CPU25は、位相差測定モードを備える。この位相差測定モードがユーザによって選択されると、SDI映像信号発生器12AからのSDI映像信号(ターゲット信号)は、SDI映像信号処理部21に入力される。SDI映像信号処理部21において、入力されたSDI映像信号からパラレル・クロック(PCLK)が生成される。このパラレル・クロック(PCLK)は、外部基準同期信号処理部22に入力される。同期信号処理部22は、図6に示す構成を備える。CPU25は、上述のように、初期値の選択信号(SELECT)を出力し、その後、キャリブレーション値の選択信号を出力する。上述の動作と異なり、CPU25は、キャリブレーション値の選択信号を出力した時点で、選択信号(SELECT)を固定する。即ち、経過時刻が不安定領域へ近づいた場合であっても、CPU25は、経過時刻を安定領域に近づけるように第2セレクタの選択信号(SELECT)を制御しない。CPU25はさらに、遅延フレーム信号(D_FRM)のHIGHからLOWに変化する時刻がパラレル・クロック(PCLK)のLOWからHIGHに立ち上がる時刻を基準としてどこに位置するのかを表す位置状態信号(D_FRM_STATUS)を表示部24に視覚化させる(図11(a)参照)。CPU25は、安定領域の範囲120を表示部24に視覚化させることもできる。
SDI映像信号波形装置20への入力が、SDI映像信号発生器12AのSDI映像信号(ターゲット信号)からSDI映像信号発生器12BのSDI映像信号(調整信号)にユーザによって切り替えられる。そのとき、CPU25は、SDI映像信号発生器12Aに関する位置状態信号(D_FRM_STATUS)を例えばメモリ(図示せず)に記憶する。その後、SDI映像信号発生器12BからのSDI映像信号(調整信号)は、SDI映像信号処理部21に入力される。CPU25は、SDI映像信号発生器12Bに関する位置状態信号(D_FRM_STATUS)を表示部24に視覚化させる(図11(b)参照)。このとき、CPU25は、経過時刻が不安定領域に存在すれば、映像信号発生器12Bに関する位置状態信号(D_FRM_STATUS)のHIGH状態を赤色で表示させる。或いは、CPU25は、経過時刻が安定領域に存在すれば、映像信号発生器12Bに関する位置状態信号(D_FRM_STATUS)のHIGH状態を緑色で表示させる。図11(b)に示すように、SDI映像信号発生器12Aに関する位置状態信号(Ach)とSDI映像信号発生器12Bに関する位置状態信号(Bch)とを表示することにより、ユーザは、SDI映像信号発生器12AからのSDI映像信号とSDI映像信号発生器12BからのSDI映像信号との間の位相差を、パラレル・クロック(PCLK)以下の分解能で、把握することができる。例えば、SDI映像信号発生器12Bの位相調整手段(図示せず)を用いて、SDI映像信号発生器12Bから出力されるSDI映像信号の位相を調整し、SDI映像信号発生器12Aに関する位置状態信号(Ach)のHIGH状態の数とSDI映像信号発生器12Bに関する位置状態信号(Bch)のHIGH状態の数とが同じであれば、ユーザは、SDI映像信号発生器12AのSDI映像信号(ターゲット信号)とSDI映像信号発生器12BのSDI映像信号(調整信号)との間の位相差がなくなったと認識することができる。
図12は、SDI映像信号発生器12AからのSDI映像信号とSDI映像信号発生器12BからのSDI映像信号とが、ともにAchから入力される例を示す。CPU25は、キャリブレーション値の選択信号を出力した時点で、選択信号(SELECT)を固定する。CPU25は、ターゲット信号(映像信号発生器12AからのSDI映像信号)に関する位置状態信号(D_FRM_STATUS)を表示部24に視覚化させる(図13(a)参照)。その後、CPU25は、表示部24にストアボタン(図示せず)を表示させる。ユーザによってストアボタンがタッチされると、CPU25は、映像信号発生器12Aに関する位置状態信号(D_FRM_STATUS)を例えばメモリ(図示せず)に記憶する。その後、ユーザによって、SDI映像信号発生器12AのSDI映像信号(ターゲット信号)の代わりにSDI映像信号発生器12BのSDI映像信号(調整信号)が、映像信号波形装置20のAchに入力される。SDI映像信号発生器12BからのSDI映像信号(調整信号)は、SDI映像信号処理部21に入力される。CPU25は、SDI映像信号発生器12Bに関する位置状態信号(D_FRM_STATUS)を表示部24に視覚化させる(図13(b)参照)。
SDI映像信号発生器からのSDI映像信号と外部の基準同期信号発生器からの同期化するための基準信号とを入力するSDI映像信号波形表示装置を表す。 図1に示される外部基準同期信号処理部22を具体化した一例(従来技術)を示す。 セットアップ時間(Tsu)およびホールド時間(Th)を説明するための図である。 図4(a)は、定常的に安定したフレーム・リセット・パルス信号に基づいて波形表示されるSDI映像信号波形を表し、図4(b)は、不安定なフレーム・リセット・パルス信号と安定したフレーム・リセット・パルス信号と含むフレーム・リセット・パルス信号に基づいて波形表示されるSDI映像信号波形を表す。 安定領域と不安定領域とを説明するための図である。 図1に示される外部基準同期信号処理部22を具体化した一例(本発明)を示す。 図6に示される可変遅延回路22−3を具体化した一例(本発明)を示す。 図6に示される位置状態信号および同期化遅延フレーム信号発生回路22−4を具体化した一例(本発明)を示す。 回路22−3から回路22−4に入力された遅延フレーム信号(D_FRM)と、図8に示す回路22−4中の第1ユニットの10個のDタイプFFの出力信号(DFF00〜DFF09)と、映像信号処理部21から回路22−4に入力されたパラレル・クロック(PCLK)と、図8に示す回路22−4中の遅延回路(DLY1〜DLYn)から出力されるパラレル・クロック(PCLK_dly1〜PCLK_dly9)とを表す。 図6に示される位置状態信号および同期化遅延フレーム信号発生回路22−4を具体化したもう1つの例(本発明)を示す。 図11(a)は、Achに関する位置状態信号(D_FRM_STATUS)を視覚化した例を表し、図11(b)は、Ach及びBchに関する位置状態信号(D_FRM_STATUS)を視覚化した例を表す。 映像信号発生器12AからのSDI映像信号と映像信号発生器12BからのSDI映像信号とが、ともにAchから入力される例を示す。 図13(a)は、ターゲット信号に関する位置状態信号(D_FRM_STATUS)を視覚化した例を表し、図13(b)は、ターゲット信号及び調整信号に関する位置状態信号(D_FRM_STATUS)を視覚化した例を表す。

Claims (3)

  1. フレーム信号の位相調整器であって、
    SDI映像信号とフレーム・リセット・パルス信号とを入力する手段と、前記SDI映像信号からパラレル・クロックを生成する手段と、前記SDI映像信号と前記パラレル・クロックとに基づいてパラレル・データを生成する手段と、前記フレーム・リセット・パルス信号を映像出力タイミングとして利用して前記パラレル・データを前記パラレル・クロックで出力する手段と、前記パラレル・クロックを出力する手段と、を備える第1手段(21)と、
    前記パラレル・クロックと基準信号とを入力する手段と、前記基準信号からフレーム信号を生成する手段と、前記フレーム信号の位相を調整する手段と、前記パラレル・クロックと前記調整済フレーム信号とから前記パラレル・クロックで同期化された調整済フレーム信号を生成する手段と、前記パラレル・クロックと前記パラレル・クロックで同期化された調整済フレーム信号とに基づいてフレーム・リセット・パルス信号を生成する手段と、前記フレーム・リセット・パルス信号を出力する手段と、を備える第2手段(22)と、
    を備えるフレーム信号の位相調整器。
  2. 請求項1に記載のフレーム信号の位相調整器であって、
    第2手段(22)のフレーム信号の位相を調整する前記手段は、フレーム・リセット・パルス信号を生成する前記手段のセットアップ時間およびホールド時間を通して、フレーム信号が常にHIGHまたはLOWになるように、フレーム信号の位相を調整し、
    前記セットアップ時間は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の第1期間であり、
    前記ホールド時間は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の第2期間である、フレーム信号の位相調整器。
  3. 請求項1に記載のフレーム信号の位相調整器であって、
    第2手段(22)のフレーム信号の位相を調整する前記手段は、フレーム信号がHIGHからLOWに変化する又はLOWからHIGHに変化する時刻が、安定領域に存在するように、フレーム信号の位相を調整し、
    前記セットアップ時間は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻よりも前の時刻から立ち上がり時刻までの所定の第1期間であり、
    前記ホールド時間は、パラレル・クロックがLOWからHIGHへの立ち上がり時刻を基準として、その立ち上がり時刻から、立ち上がり時刻よりも後の時刻までの所定の第2期間であり、
    前記安定領域は、ホールド時間の終了時刻から、そのホールド時間に後続するセットアップ時間の開始時刻までの期間である、フレーム信号の位相調整器。
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