JP2006162432A - 記録装置 - Google Patents

Abstract

【課題】信号の波形データを効率良く記憶し得る記録装置を提供する。
【解決手段】基準クロックを分周してサンプリングクロックＳＣＬ１を生成する変換クロック生成部２およびストレージ制御部１３と、基準クロックを分周してサンプリングクロックＳＣＬ２を生成する変換クロック生成部２およびストレージ制御部２３と、Ａ／Ｄ変換部１１によって生成された波形データＤ１のうちのサンプリングクロックＳＣＬ１に同期して入力した波形データＤ１を波形データＤｓとして出力するストレージ制御部１３と、Ａ／Ｄ変換部２２によって生成された波形データＤ２のうちのサンプリングクロックＳＣＬ２に同期して入力した波形データＤ２を波形データＤｓとして出力するストレージ制御部２３と、波形データＤｆ，Ｄｓをメモリ１５，２５に記憶させるメモリ制御部１６，２６とを備えている。
【選択図】図１

Description

本発明は、高速で変化する信号および低速で変化する信号についての各波形データをそれぞれメモリに記憶する記録装置に関するものである。

この種の記録装置において、入力した複数の信号をディジタルデータに変換する場合、特開２００３−１９４８５４号公報に開示された波形測定装置において使用されている構成、つまり、共通のクロックで作動する複数のＡ／Ｄ変換部を備えた構成（同公報中の図１参照）を採用するのが一般的である。この構成によれば、同公報中の図２に示されているように、複数の信号についての各信号波形を同一時間軸で時間的なずれのない状態で表示部に正確に表示させることができ、これにより、各信号波形間のタイミングマージンを正確に測定することができる。
特開２００３−１９４８５４号公報（第３頁）

ところが、上記公報に開示された波形測定装置の構成を記録装置にそのまま適用した場合に、以下の問題点が発生する。すなわち、例えば、設置された機器内部の電気信号のように高速で変化する信号（高速信号）の波形と、この機器の内部温度を測定する温度センサの出力信号のように比較的変化の少ない信号（低速で変化する低速信号）の波形とをこの記録装置で記録する場合、各信号をディジタルデータ（波形データ）に変換する各Ａ／Ｄ変換部のクロックが共通のため、低速信号についても高速信号と同じ周期でサンプリングされる。しかも、各Ａ／Ｄ変換部に供給されるクロックは、高速信号を正確にサンプリングし得る周期（通常は、高速信号の周期の１／２倍未満の周期）に設定される。このため、低速信号においては、殆ど変化の無い波形データが連続して記憶されるといった事態が生じる結果、低速信号の波形データを記憶するメモリの使用効率が低下するという問題点が発生する。

本発明は、かかる問題点に鑑みてなされたものであり、信号の波形データを効率良く記憶し得る記録装置を提供することを主目的とする。

上記目的を達成すべく請求項１記載の記録装置は、基準クロックを分周して第１のサンプリングクロックを生成する第１のクロック生成部と、前記基準クロックを分周して前記第１のサンプリングクロックの周波数以下の周波数の第２のサンプリングクロックを生成する第２のクロック生成部と、第１のＡ／Ｄ変換部によって生成された第１の信号についての第１の波形データのうちの前記第１のサンプリングクロックに同期して入力した当該第１の波形データを第１の記録用波形データとして出力する第１のストレージ制御部と、第２のＡ／Ｄ変換部によって生成された第２の信号についての第２の波形データのうちの前記第２のサンプリングクロックに同期して入力した当該第２の波形データを第２の記録用波形データとして出力する第２のストレージ制御部と、前記第１の記録用波形データおよび前記第２の記録用波形データをメモリに記憶させるメモリ制御部とを備えている。

また、請求項２記載の記録装置は、基準クロックを分周して第１のサンプリングクロックを生成する第１のクロック生成部と、前記基準クロックを分周して前記第１のサンプリングクロックの周波数以下の周波数の第２のサンプリングクロックを生成する第２のクロック生成部と、第１のＡ／Ｄ変換部によって生成された第１の信号についての第１の波形データのうちの前記第１のサンプリングクロックに同期して入力した当該第１の波形データを第１の記録用波形データとして出力する第１のストレージ制御部と、入力している複数の第２の信号を前記第２のサンプリングクロックの周波数よりも高い周波数の変換クロックのタイミングで切り替えつつ順次出力する処理を当該第２のサンプリングクロックに同期して実行する信号切替部と、前記信号切替部から順次出力される前記複数の第２の信号を前記変換クロックに同期して第２の波形データに順次変換する第２のＡ／Ｄ変換部と、前記第２のＡ／Ｄ変換部によって生成された前記複数の第２の信号についての前記各第２の波形データを前記第２のサンプリングクロックに同期して入力して第２の記録用波形データとして出力する第２のストレージ制御部と、前記第１の記録用波形データおよび前記第２の記録用波形データをメモリに記憶させるメモリ制御部とを備えている。

また、請求項３記載の記録装置は、請求項１または２記載の記録装置において、前記第２のストレージ制御部は、前記第２の波形データおよび外部インターフェース回路を介して入力した外部信号についての外部データの一方を選択して取り込んだ当該第２の波形データおよび当該外部データの一方を前記第２の記録用波形データとして出力する。

また、請求項４記載の記録装置は、請求項１から３のいずれかに記載の記録装置において、予め設定されたトリガ発生条件を前記第１の波形データが満たしたときに生成されるトリガ信号を入力したときに前記第１のサンプリングクロックに同期したカウント動作を開始すると共に、その後において前記第２のサンプリングクロックを最初に入力したときに前記カウント動作を停止する補正カウンタと、前記第１の記録用波形データおよび前記第２の記録用波形データを前記メモリから読み出して当該第１の記録用波形データに基づく第１の記録波形および第２の記録用波形データに基づく第２の記録波形を表示部に表示させるときに、前記補正カウンタのカウント値に前記第１のサンプリングクロックの１周期を乗じた時間だけ、前記第２の記録波形に対して前記第１の記録波形をずらして表示させる統括制御部とを備えている。

また、請求項５記載の記録装置は、請求項４記載の記録装置において、前記メモリ制御部は、前記第２の記録用波形データの前記メモリへの記憶を前記第１の記録用波形データに先んじて開始し、前記統括制御部は、前記第１の記録波形および前記第２の記録波形を前記表示部に表示させるときに、時間的に相前後する一対の前記第２の記録用波形データを補間して前記第２の記録波形の表示開始部位を前記第１の記録波形の表示開始部位に揃えて表示させる。

また、請求項６記載の記録装置は、請求項１から５のいずれかに記載の記録装置において、前記統括制御部は、前記第１の記録用波形データと前記第２の記録用波形データとに基づいて前記表示部にリサージュ波形を表示させるときに、時間的に相前後する一対の当該第２の記録用波形データを補間したデータを用いる。

請求項１記載の記録装置によれば、共通の基準クロックを分周して第１のサンプリングクロックおよびこの第１のサンプリングクロックの周波数以下の周波数の第２のサンプリングクロックを生成し、第１のサンプリングクロックに同期して例えば高速で変化する第１の信号を波形データに変換してメモリに記憶し、第２のサンプリングクロックに同期して例えば第１の信号よりも低速で変化する第２の信号を波形データに変換してメモリに記憶することができる。したがって、高速で変化する第１の信号および低速で変化する第２の信号を同一のサンプリングクロックでサンプリングしてメモリに記憶させる構成と比較して、低速で変化する第２の信号についての波形データを必要以上にサンプリングして記憶することがないため、メモリの使用効率を十分に向上させることができる。また、共通の基準クロックを分周して生成した第１および第２のサンプリングクロックを使用するため、各波形データを時間的に関連付けしてメモリに記憶させることができる。したがって、各波形データに基づいて高速な第１の信号の信号波形および低速な第２の信号の信号波形を同一時間軸において時間のずれのない正確な状態で表示部に表示することができる。

請求項２記載の記録装置によれば、請求項１記載の記録装置の効果に加えて、信号切替部を設けたことにより、例えば低速で変化する複数の第２の信号についてのほぼ同時刻の波形データを、第２のサンプリングクロックに同期してメモリに効率よく記憶させることができる。また、メモリの全記憶領域を第２の信号の数と同数で、かつ各第２の信号に対応させて分割することにより、予め信号切替部の入力端子数に基づいてメモリを分割しておく構成と比較して、メモリを一層効率よく使用することができる。

請求項３記載の記録装置によれば、第２のストレージ制御部が、第２の信号についての波形データ、および外部インターフェース回路を介して入力した外部信号についての外部データの一方を選択して、第２のサンプリングクロックに同期して波形データをサンプリングすることにより、外部データについての波形データと第１の信号の波形データとを時間的に関連付けしてメモリに記憶させることができる。したがって、高速な第１の信号の信号波形および低速な外部信号の信号波形を同一時間軸において時間のずれのない正確な状態で表示部に表示することができる。

請求項４記載の記録装置によれば、統括制御部が、第１の信号についての信号波形を第２の信号についての信号波形と共に表示部に表示させるときに、補正カウンタのカウント値に第１のサンプリングクロックの１周期を乗じた時間だけ、第２の信号の信号波形に対して第１の信号の信号波形をずらして表示させることにより、第１の信号の信号波形を第２の信号の信号波形と共に時間的なずれのない状態で表示部に表示させることができる。

請求項５記載の記録装置によれば、統括制御部が、第１の記録波形および第２の記録波形を表示部に表示させるときに、時間的に相前後する一対の第２の記録用波形データを補間して第２の記録波形の表示開始部位を第１の記録波形の表示開始部位に揃えて表示させることにより、第２の信号に基づく信号波形の表示開始部位を第１の信号の信号波形の表示開始部位に揃えることができる。

請求項６記載の記録装置によれば、統括制御部が、時間的に相前後する一対の第２の記録用波形データを補間したデータを用いることにより、第１の記録用波形データと第２の記録用波形データとに基づいて表示部にリサージュ波形を表示させることができる。

以下、本発明に係る記録装置の最良の形態について、添付図面を参照して説明する。

最初に、波形記録装置１の構成について、図面を参照して説明する。

波形記録装置１は、図１に示すように、変換クロック生成部２、高速信号波形記録部３、低速信号波形記録部４、補正カウンタ５、統括制御部６および表示部７を備え、高速信号波形記録部３に入力される信号Ｓａ、および低速信号波形記録部４に入力される複数（一例として最大で４つ）の信号のうちの任意の数の信号（本例では信号Ｓｂ，Ｓｃの２つとする）についての各波形データＤｆ，Ｄｓをそれぞれ記録可能に構成されている。ここで、信号Ｓａは、本発明における第１の信号であって、変化の早い信号（例えば機器内部の電気信号などの高速信号）をいう。また、信号Ｓｂ，Ｓｃは、それぞれ本発明における第２の信号であって、信号Ｓａよりも変化の遅い信号（例えば機器の温度を検出する温度センサの出力信号などの低速信号）をいう。この場合、波形記録装置１は、図４において実線で示すように、信号Ｓａについては、トリガ信号Ｓ１に同期して、このトリガ信号Ｓ１を含む所定の期間Ｔ１に含まれる波形データＤｆ（１ブロック分のデータ）のみを記録し、各信号Ｓｂ，Ｓｃについては、記録開始から連続して波形データＤｓを記録するように構成されている。

変換クロック生成部２は、一例として１つの水晶発振器および分周回路（いずれも図示せず）を備え、水晶発振器で生成された基準クロック（本発明における基準クロックの一例）を分周回路で分周することにより、高速信号波形記録部３用の変換クロックＣＬ１と低速信号波形記録部４用の変換クロックＣＬ２（本発明における変換クロックの一例）とを生成して出力する。このように１つの水晶発振器で生成される基準クロックを分周する構成により、各変換クロックＣＬ１，ＣＬ２は、その立ち上がりおよび立ち下がりが基準クロックの立ち上がり（または立ち下がり）にそれぞれ同期し、かつ変換クロックＣＬ２の立ち上がり（または立ち下がり）が変換クロックＣＬ１の立ち上がり（または立ち下がり）に同期する。一例として、変換クロックＣＬ１は、例えばその周波数が２０ＭＨｚに規定され、変換クロックＣＬ２は、後述するサンプリングクロックＳＣＬ２の周波数よりも高い周波数であって、変換クロックＣＬ１の周波数以下の周波数（例えば１０ＭＨｚ）に規定されている。

高速信号波形記録部３は、第１のＡ／Ｄ変換部１１（以下、「Ａ／Ｄ変換部１１」ともいう）、トリガ検出部１２、第１のストレージ制御部１３（以下、「ストレージ制御部１３」ともいう）、第１のアドレス制御部１４（以下、「アドレス制御部１４」ともいう）、第１のメモリ１５（以下、「メモリ１５」ともいう）および第１のメモリ制御部１６（以下、「メモリ制御部１６」ともいう）を備え、信号Ｓａについての波形データ（本発明における第１の記録用波形データ）Ｄｆを記録可能に構成されている。この場合、メモリ１５は、一例として、アドレス信号のビット幅が１１ビット幅のＲＡＭ（ダイナミックＲＡＭやスタティックＲＡＭ）で構成されて、リングメモリとして機能する。Ａ／Ｄ変換部１１は、入力した信号Ｓａを変換クロックＣＬ１に同期してディジタルデータである第１の波形データＤ１（以下、「波形データＤ１」ともいう）に変換して出力する。トリガ検出部１２は、入力している波形データＤ１が予め設定されたトリガ発生条件を満たしたときにトリガ信号Ｓ１を生成して出力する。トリガ検出部１２は、統括制御部６からの指示に基づいて、このトリガ発生条件を変更可能に構成されている。

ストレージ制御部１３は、入力した変換クロックＣＬ１を分周してサンプリングクロックＳＣＬ１（本発明における第１のサンプリングクロック）を生成し、変換クロック生成部２と相俟って本発明における第１のクロック生成部として機能する。本例では、一例として変換クロックＣＬ１を２分周して１０ＭＨｚのサンプリングクロックＳＣＬ１を生成する。したがって、サンプリングクロックＳＣＬ１は、その立ち上がりおよび立ち下がりが基準クロックの立ち上がり（または立ち下がり）にそれぞれ同期している。また、ストレージ制御部１３は、生成したサンプリングクロックＳＣＬ１を補正カウンタ５およびアドレス制御部１４に出力する。また、ストレージ制御部１３は、入力した波形データＤ１をサンプリングクロックＳＣＬ１でラッチすることによって波形データＤｆを生成する。これにより、ストレージ制御部１３は、入力した波形データＤ１をサンプリングクロックＳＣＬ１に同期して間引いて（本例では半分に間引いて）波形データＤｆとして出力する。

アドレス制御部１４は、波形データＤｆを記憶するメモリ１５用のアドレス信号Ａｆを生成する。具体的には、アドレス制御部１４は、主アドレスカウンタ、上位アドレスカウンタおよびマスク回路（いずれも図示せず）を備えて構成されている。この場合、主アドレスカウンタは、メモリ１５の全記憶領域を指定可能なビット幅（本例では１１ビット幅）のアドレス信号をサンプリングクロックＳＣＬ１に同期して繰り返し生成する。一方、上位アドレスカウンタは、高速信号波形記録部３による信号Ｓａについてのストレージ動作回数（ストレージ動作の最大回数）Ｎｂに応じたビット幅の上位アドレス信号を生成可能に構成されている。マスク回路は、上位アドレスカウンタについてのアドレス信号のビット幅だけ主アドレスカウンタの上位ビットをマスクする。この構成により、アドレス制御部１４は、主アドレスカウンタからのアドレス信号（マスクされていない下位ビットで構成されるアドレス信号）を下位アドレスとし、上位アドレスカウンタからのアドレス信号を上位アドレスとするアドレス信号Ａｆをメモリ制御部１６に出力する。

一例として、ストレージ動作回数Ｎｂを８回としたときには、上位アドレス信号のビット幅は３ビットに規定され、マスク回路は、主アドレスカウンタの上位３ビットをマスクする。これにより、アドレス制御部１４は、主アドレスカウンタからのアドレス信号のうちの下位８ビット分を下位アドレスとし、上位アドレスカウンタからの３ビットのアドレス信号を上位アドレスとするアドレス信号Ａｆをメモリ制御部１６に出力する。また、上位アドレスカウンタは、１回のストレージ動作を終了する都度（信号Ｓａについての１ブロック分の記録処理が完了する都度）、そのアドレス信号の内容（アドレス値、つまりカウント値）をインクリメントする。この結果、図２に示すように、上位アドレス信号によって分割されるメモリ１５の８つの記憶領域１５ａ，１５ｂ，・・，１５ｈに、ストレージ動作を１回実施する都度、ストレージ動作の１回分（１ブロック分）の波形データＤｆが順次記憶される。また、アドレス制御部１４は、トリガ信号Ｓ１を入力する都度、トリガ信号Ｓ１の入力後の最初のアドレス信号Ａｆのアドレス値を、自らの内部メモリ（図示せず）に、各ストレージ動作毎の高速用トリガアドレスＡｄｆとして順次記録する。これにより、ストレージ動作が８回行われたときには、アドレス制御部１４は、８つの高速用トリガアドレスＡｄｆ１〜Ａｄｆ８を内部メモリに記録する。

メモリ制御部１６は、メモリ１５に対するストレージ制御部１３およびアドレス制御部１４からのアクセス要求と統括制御部６からのアクセス要求とを調停すると共に、メモリ１５へのライト信号およびリード信号の生成を行うことにより、ストレージ制御部１３から出力されている波形データＤｆをアドレス制御部１４から出力されているアドレス信号Ａｆで指定されたメモリ１５のアドレス領域に記憶させ、かつ統括制御部６から出力されているアドレス信号Ａｃで指定されたメモリ１５のアドレス領域に記録されている波形データＤｆを統括制御部６のデータバス６ａに出力する。

低速信号波形記録部４は、信号切替部２１、第２のＡ／Ｄ変換部２２（以下、「Ａ／Ｄ変換部２２」ともいう）、第２のストレージ制御部２３（以下、「ストレージ制御部２３」ともいう）、第２のアドレス制御部２４（以下、「アドレス制御部２４」ともいう）、第２のメモリ２５（以下、「メモリ２５」ともいう）、第２のメモリ制御部２６（以下、「メモリ制御部２６」、インターフェース部２７（以下、「Ｉ／Ｆ部２７」ともいう）および一時記憶部２８を備え、２つの信号Ｓｂ，Ｓｃについての各波形データ（本発明における第２の記録用波形データ）Ｄ２および外部データＤ４（本発明における外部信号についての外部データ）の一方を波形データＤｓとして記録可能に構成されている。この場合、メモリ２５は、一例として、アドレス信号のビット幅が８ビット幅のＲＡＭ（ダイナミックＲＡＭやスタティックＲＡＭ）で構成されている。信号切替部２１は、例えば、４つの入力端子を備えて最大で４つの信号を入力可能に構成されると共に、ストレージ制御部２３から出力されている選択データＤ３の内容で特定される１つの信号を選択してＡ／Ｄ変換部２２に出力する。本例では２つの信号Ｓｂ，Ｓｃが信号切替部２１に入力され、信号切替部２１は、選択データＤ３の内容が「０」のときには信号Ｓｂを、また選択データＤ３の内容が「１」のときには信号Ｓｃを選択して出力する。Ａ／Ｄ変換部２２は、入力した信号Ｓｂ（または信号Ｓｃ）を変換クロックＣＬ２に同期してディジタルデータである第２の波形データＤ２（以下、「波形データＤ２」ともいう）に変換して出力する。

ストレージ制御部２３は、統括制御部６の制御下で、Ａ／Ｄ変換部２２から出力される波形データＤ２および一時記憶部２８から出力される外部データＤ４の一方を選択して内部に取り込む機能を備えている。また、ストレージ制御部２３は、変換クロック生成部２と相俟って本発明における第２のクロック生成部として機能して、統括制御部６から入力した分周比を示す分周データＤｄに基づいて変換クロックＣＬ２を分周して、サンプリングクロックＳＣＬ１の周波数以下の周波数のサンプリングクロックＳＣＬ２（本発明における第２のサンプリングクロック）を生成して、補正カウンタ５およびアドレス制御部２４に出力する。また、ストレージ制御部２３は、統括制御部６から入力した信号データＤｎに基づいて、信号切替部２１において選択する信号を特定するための選択データＤ３を生成して、この選択データＤ３を所定のタイミングで信号切替部２１に出力する。また、ストレージ制御部２３は、Ａ／Ｄ変換部２２で順次生成される各信号Ｓｂ，Ｓｃについての波形データＤ２を変換クロックＣＬ２に同期した所定のタイミングで順次ラッチすると共に、内部メモリ（図示せず）に一時記憶する。さらに、ストレージ制御部２３は、一時記憶した各波形データＤ２を読み出して波形データＤｓとしてメモリ制御部２６に出力すると共に、この波形データＤ２のメモリ制御部２６への出力タイミングに合わせてアドレス制御部２４の上位カウンタを作動させるための書込信号Ｓ２を生成してアドレス制御部２４に出力する。

アドレス制御部２４は、波形データＤｓを記憶するメモリ２５用のアドレス信号Ａｓを生成する。具体的にはアドレス制御部２４は、主アドレスカウンタ、上位アドレスカウンタおよびマスク回路（いずれも図示せず）を備えて構成されている。この場合、主アドレスカウンタは、メモリ２５の全記憶領域を指定可能なビット幅（本例では８ビット幅）のアドレス信号を出力する。また、主アドレスカウンタは、アドレス信号の内容（アドレス値、つまりカウント値）をサンプリングクロックＳＣＬ２に同期してインクリメントする。一方、上位アドレスカウンタは、統括制御部６から入力した信号データＤｎで示される信号切替部２１への入力信号数（言い換えれば信号切替部２１の入力端子数）以下の任意の数に応じたビット幅の上位アドレス信号を生成可能に構成されている。また、上位アドレスカウンタは、そのアドレス信号の内容（アドレス値、つまりカウント値）を、書込信号Ｓ２の入力タイミングに同期してカウントアップする。マスク回路は、上位アドレスカウンタについてのアドレス信号のビット幅だけ主アドレスカウンタの上位ビットをマスクする。この構成により、アドレス制御部２４は、主アドレスカウンタからのアドレス信号（マスクされていない下位ビットで構成されるアドレス信号）を下位アドレスとし、上位アドレスカウンタからのアドレス信号を上位アドレスとするアドレス信号Ａｓをメモリ２５に出力する。また、アドレス制御部２４は、トリガ信号Ｓ１を入力する都度、トリガ信号Ｓ１の入力後の最初のアドレス信号Ａｓのアドレス値を、自らの内部メモリ（図示せず）に低速用トリガアドレスＡｄｓとして記録する。したがって、トリガ信号Ｓ１を８回入力したときは、アドレス制御部２４は、８つの低速用トリガアドレスＡｄｓ１〜Ａｄｓ８を内部メモリに順次記録する。

本例では、低速信号波形記録部４は、信号切替部２１に入力される２つの信号Ｓｂ，Ｓｃの各波形データＤｓをメモリ２５に記憶する。このため、アドレス制御部２４は、統括制御部６から信号データＤｎとして数値「２」を入力し、上位アドレスカウンタのカウントビット幅（アドレス信号のビット幅）を１ビット幅に設定する。したがって、マスク回路は、主アドレスカウンタを、その最上位ビットから上位アドレスカウンタのカウントビット幅（本例では１ビット幅）分だけマスクする。これにより、アドレス制御部２４は、主アドレスカウンタからのアドレス信号のうちの下位７ビット分を下位アドレスとし、上位アドレスカウンタからの１ビットのアドレス信号を上位アドレスとするアドレス信号Ａｓをメモリ２５に出力する。この結果、図３に示すように、メモリ２５は、上位アドレス信号により、信号Ｓｂ用の波形データＤｓを記録するための記憶領域２５ａと、信号Ｓｃ用の波形データＤｓを記録するための記憶領域２５ｂとに分割される。

メモリ制御部２６は、メモリ２５に対するストレージ制御部２３およびアドレス制御部２４からのアクセス要求と統括制御部６からのアクセス要求とを調停すると共に、メモリ２５へのライト信号およびリード信号の生成を行うことにより、ストレージ制御部２３から出力されている波形データＤｓをアドレス制御部２４から出力されているアドレス信号Ａｓで指定されたメモリ２５のアドレス領域に記憶させ、かつ統括制御部６から出力されているアドレス信号Ａｃで指定されたメモリ２５のアドレス領域に記録されている波形データＤｓを統括制御部６のデータバス６ａに出力する。

Ｉ／Ｆ部２７は、本発明における外部インターフェース回路に相当し、外部機器等から出力された外部データＤ４を入力して統括制御部６に出力する。一時記憶部２８は、波形記録装置１内に取り込まれた外部データＤ４を記憶する。また、一時記憶部２８は、統括制御部６の制御下で、記憶している外部データＤ４をストレージ制御部２３に出力する。

補正カウンタ５は、高速信号波形記録部３による１回のストレージ動作毎に、アドレス制御部１４およびアドレス制御部２４によって取得される高速用トリガアドレスＡｄｆおよび低速用トリガアドレスＡｄｓ間の時間的なずれを、サンプリングクロックＳＣＬ１に同期してカウントする機能を有している。具体的には、補正カウンタ５は、アドレス制御部１４による高速用トリガアドレスＡｄｆの記憶タイミング（つまり、トリガ信号Ｓ１の入力したとき）を起点としてカウント動作を開始し、アドレス制御部２４による低速用トリガアドレスＡｄｓの記憶タイミングを終点としてカウント動作を停止させてカウント値Ｄｃｎをカウントする。補正カウンタ５は、１回のストレージ動作を完了する都度、このカウント値Ｄｃｎを自らの内部メモリに記憶する。

統括制御部６は、ＣＰＵおよび内部メモリ（いずれも図示せず）等で構成されて、波形記録装置１の各構成要素に対する初期設定処理、外部データＤ４の入力処理、および各メモリ１５，２５に記憶されている各波形データＤｆ，Ｄｓに基づく各信号Ｓａ，Ｓｂ，Ｓｃの信号波形Ａ，Ｂ，Ｃの表示部７への表示処理を実行する。ここで、信号波形Ａが本発明における第１の記録波形に相当し、信号波形Ｂ，Ｃが本発明における第２の記録波形に相当する。表示部７は、ＬＣＤ等を備え、その表示画面７ａ上に信号Ｓａ，Ｓｂ，Ｓｃについての各信号波形Ａ，Ｂ，Ｃを表示する。

次いで、波形記録装置１による信号Ｓａ，Ｓｂ，Ｓｃの記録処理について説明する。

最初に、高速信号波形記録部３の動作について説明する。

まず、波形記録処理の前処理として、統括制御部６が、初期設定処理を実行することにより、各構成要素を初期設定する。具体的には、統括制御部６は、トリガ検出部１２に対してトリガ発生条件を設定する。本例では、一例として、統括制御部６は、波形データＤ１が立ち上がりつつ所定値Ｄｒｅｆを横切る条件をトリガ発生条件として設定する。また、統括制御部６は、アドレス制御部１４に対してストレージ動作回数Ｎｂを出力して、アドレス信号Ａｆの上位アドレス信号を生成する上位アドレスカウンタのカウントビット幅を設定する。本例では、統括制御部６は、一例として、ストレージ動作回数Ｎｂとして数値「８」を出力する。これにより、アドレス制御部１４は、上位アドレスカウンタのカウントビット幅を３ビットに設定する。また、統括制御部６は、一例として、ストレージ制御部２３に対して波形データＤ２および外部データＤ４のうちの波形データＤ２を選択するように設定すると共に、分周データＤｄを出力して変換クロックＣＬ２に対するサンプリングクロックＳＣＬ２の分周比（一例として８）を設定する。さらに、統括制御部６は、ストレージ制御部２３に対して、信号切替部２１に入力されている信号Ｓｂ，Ｓｃを特定するための信号データＤｎを出力する。また、統括制御部６は、アドレス制御部２４に対しても信号データＤｎを出力する。この場合、アドレス制御部２４は、信号データＤｎの内容に基づいて、信号切替部２１に入力されている２つの信号Ｓｂ，Ｓｃについての波形データＤｓの記録を認識して、アドレス信号Ａｓの上位アドレス信号を生成する上位アドレスカウンタのカウントビット幅を１に設定する。なお、信号Ｓｂ，Ｓｃとして、温度センサの出力信号のようにゆっくりと変化するような信号の波形データＤｓを記録するときには、本来的には、サンプリングクロックＳＣＬ２の周波数が４００Ｈｚ程度になるまで変換クロックＣＬ２を分周（この場合の分周比は２５０００）するのが通常であるが、本例では説明の理解を容易にするため、分周比を８とする。

統括制御部６による各構成要素の初期設定処理が完了時点で、波形記録装置１は各信号Ｓａ，Ｓｂ，Ｓｃの波形記録を開始する。

高速信号波形記録部３では、まず、Ａ／Ｄ変換部１１が信号Ｓａを変換クロックＣＬ１に同期して波形データＤ１に変換して出力する。これにより、図５に示すように、Ａ／Ｄ変換部１１から波形データＤ１として、例えば、信号Ｓａの波高値を示す数値ｎ１，ｎ２，ｎ３，ｎ４，ｎ５，・・が変換クロックＣＬ１に同期して順次出力される。トリガ検出部１２は、波形データＤ１がトリガ発生条件を満たすか否かを常時検出している。次いで、ストレージ制御部１３は、自らが生成しているサンプリングクロックＳＣＬ１に同期して波形データＤ１をサンプリングする。本例では、サンプリングクロックＳＣＬ１は変換クロックＣＬ１の２倍の周期に設定されているため、ストレージ制御部１３は、図５に示すように、波形データＤ１を一つおきにラッチして出力する。これにより、ストレージ制御部１３から波形データＤｆとして、数値ｎ１，ｎ３，ｎ５，ｎ７，・・がサンプリングクロックＳＣＬ１に同期して順次出力される。

また、高速信号波形記録部３では、アドレス制御部１４が、サンプリングクロックＳＣＬ１に同期してアドレス信号Ａｆを生成してメモリ制御部１６に出力している。この場合、アドレス制御部１４は、１回目のストレージ動作が完了するまで、アドレス信号Ａｆの上位３ビットを「０」（１６進数）に固定している。したがって、アドレス制御部１４は、「０００」〜「０ＦＦ」（１６進数）の範囲内でアドレス値が、「０００」，「００１」，「００２」，・・，「０ＦＦ」，「０００」，「００１」，・・というようにインクリメントしつつ変化するアドレス信号Ａｆを出力する。つまり、アドレス制御部１４は、図２に示すブロック１用の記憶領域１５ａの全アドレス空間を順番に指定するアドレス信号Ａｆを出力する。この場合、１つのブロック（例えば、ブロック１５ａ）の記憶領域（この例では、記憶領域１５ａ）の全アドレス空間に波形データ（この例では波形データＳＤｓ）を記憶させる処理が１回のストレージ動作となる。したがって、ブロック１〜８の各記憶領域には、最終的には、この１回のストレージ動作で生成される波形データＤｓが記憶される。また、メモリ制御部１６は、ストレージ動作中に、ストレージ制御部１３およびアドレス制御部１４からサンプリングクロックＣＬ１に同期して波形データＤｆおよびアドレス信号Ａｆを入力したときに、アドレス信号Ａｆで指定されたメモリ１５のアドレスへの波形データＤｆの記録を実行する。

以上のようにして、高速信号波形記録部３の各構成要素が動作する結果、高速信号波形記録部３は、ストレージ動作中、メモリ１５における１つの記憶領域１５ａをリングメモリ的に使用して波形データＤｆを記憶する。本例では、記憶領域１５ａに対するアドレスのビット幅は８ビットであるため、記憶領域１５ａには、常に、直近の２５６個分の波形データＤｆが記憶されている。

一方、低速信号波形記録部４では、まず、図５に示すように、ストレージ制御部２３が、分周データＤｄに基づいて、変換クロックＣＬ２（１０ＭＨｚ）を８分周して１．２５ＭＨｚのサンプリングクロックＳＣＬ２を生成する。また、ストレージ制御部２３は、同図に示すように、一例としてこのサンプリングクロックＳＣＬ２の立ち上がり後の所定の期間内に、変換クロックＣＬ２に同期させて、信号Ｓｂを特定する内容「００」（２進数）の選択データＤ３を変換クロックＣＬ２の１クロック分だけ信号切替部２１に出力し、続いて信号Ｓｃを特定する内容「０１」（２進数）の選択データＤ３を、変換クロックＣＬ２の１クロック分だけ信号切替部２１に出力する。これにより、信号切替部２１は、各選択データＤ３の入力に同期して、サンプリングクロックＳＣＬ２の立ち上がり後の所定の期間内に、信号Ｓｂ，Ｓｃを変換クロックＣＬ２の１クロック分ずつ順次出力する。Ａ／Ｄ変換部２２は、信号切替部２１から変換クロックＣＬ２に同期して順次出力される各信号Ｓｂ，Ｓｃを、変換クロックＣＬ２に同期して波形データＤ２にそれぞれ変換して出力する。図５では、同図中の最初のサンプリングクロックＳＣＬ２に同期して、Ａ／Ｄ変換部２２から、信号Ｓｂの波高値を示す数値ｍ２と、信号Ｓｃの波高値を示す数値ｕ２とが波形データＤ２として順次出力され、次のサンプリングクロックＳＣＬ２に同期して、信号Ｓｂの波高値を示す数値ｍ３と、信号Ｓｃの波高値を示す数値ｕ３とが順次出力される例を示している。

また、低速信号波形記録部４では、ストレージ制御部２３が、Ａ／Ｄ変換部２２からサンプリングクロックＳＣＬ２の周期で変換クロックＣＬ２の１クロック分ずつ連続して出力される各信号Ｓｂ，Ｓｃについての波形データＤ２を、変換クロックＣＬ２に同期して順次ラッチして、内部メモリに一時記憶する。また、ストレージ制御部２３は、図５に示すように、次のサンプリングクロックＳＣＬ２に同期させて、内部メモリに一時記憶している各信号Ｓｂ，Ｓｃについての波形データＤ２をメモリ制御部２６に波形データＤｓとして出力する。また、ストレージ制御部２３は、この波形データＤｓのメモリ制御部２６への出力タイミングに合わせてアドレス制御部２４の上位カウンタを作動させるための書込信号Ｓ２を生成してアドレス制御部２４に出力する。

一方、書込信号Ｓ２を入力したアドレス制御部２４では、１ビット幅に規定された上位アドレスカウンタが、最初の書込信号Ｓ２の入力タイミングに同期してそのカウント値を「０」（２進数）から「１」（２進数）に変え、次の書込信号Ｓ２の入力タイミングに同期してそのカウント値を「１」（２進数）から「０」（２進数）に変化させる。これにより、図５に示すように、アドレス信号Ａｓの上位ビット（最上位ビットでもある）は、信号Ｓｂについての波形データＤ２（例えば数値ｍ１，ｍ２）がメモリ制御部２６に出力されているときにはその値が「０」（２進数）になり、信号Ｓｃについての波形データＤ２（例えば数値ｕ１，ｕ２）がメモリ制御部２６に出力されているときにはその値が「１」（２進数）になる。また、主アドレスカウンタは、サンプリングクロックＳＣＬ２に同期して、そのカウント値を「００」、「０１」、・・・（１６進数）というように順次カウントアップする。これにより、アドレス制御部２４は、サンプリングクロックＳＣＬ２に同期して、その上位ビットが各信号Ｓｂ，Ｓｃについての各波形データＤｓの出力タイミングに合わせて「０」、「１」となり、その下位７ビットがサンプリングクロックＳＣＬ２に同期して順次インクリメントするアドレス信号Ａｓを生成してメモリ制御部２６に出力する。

また、メモリ制御部２６は、ストレージ制御部２３およびアドレス制御部２４からサンプリングクロックＳＣＬ２に同期して波形データＤｓおよびアドレス信号Ａｓを入力したときに、アドレス信号Ａｓで指定されたメモリ２５のアドレスへの波形データＤｓの記録を実行する。これにより、サンプリングクロックＳＣＬ２の周期で、メモリ２５における信号Ｓｂ用の記憶領域２５ａに信号Ｓｂについての波形データＤｓが順次記憶され、メモリ２５における信号Ｓｃ用の記憶領域２５ｂに信号Ｓｃについての波形データＤｓが順次記憶される。

波形記録装置１では、各信号Ｓｂ，Ｓｃについての各波形データＤｓの記録がある程度進んだ段階で、統括制御部６が、低速信号波形記録部４のメモリ制御部２６を介してメモリ２５にアクセスして、記録されている波形データＤｓをメモリ２５から読み出すことにより、まず、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃを表示部７に表示させる表示処理を開始する。また、統括制御部６は、トリガ信号Ｓ１の発生を常時監視しており、トリガ信号Ｓ１の発生を検出したときには、高速信号波形記録部３による信号Ｓａについての１ブロック分の波形データＤｆのストレージ動作が完了するのを待って表示処理を実行することにより、信号Ｓａの信号波形Ａを表示画面７ａ上に表示させる（図６参照）。

具体的に、波形データＤｓがトリガ信号Ｓ１を満たしたときの各構成要素の動作について説明する。

まず、低速信号波形記録部４による各信号Ｓｂ，Ｓｃのストレージ動作中に、波形データＤｓがトリガ条件を満たしたときには、トリガ検出部１２が、補正カウンタ５、アドレス制御部１４およびアドレス制御部２４にトリガ信号Ｓ１を出力する。高速信号波形記録部３では、図５に示すように、アドレス制御部１４が、トリガ信号Ｓ１を入力したときのアドレス信号Ａｆを高速用トリガアドレスＡｄｆとして内部メモリに記憶する。同様にして、低速信号波形記録部４では、アドレス制御部２４が、トリガ信号Ｓ１を入力した後において最初に入力したサンプリングクロックＳＣＬ２に同期してアドレス信号Ａｓを低速用トリガアドレスＡｄｓとして内部メモリに記憶する。一方、補正カウンタ５は、トリガ信号Ｓ１の入力タイミング、つまりアドレス制御部１４による高速用トリガアドレスＡｄｆの記憶タイミングを起点としてカウント動作を開始する。また、補正カウンタ５は、カウント動作開始後の最初のサンプリングクロックＳＣＬ２に同期して、つまりアドレス制御部２４による低速用トリガアドレスＡｄｓの記憶タイミングに同期してカウント動作を停止させる。また、補正カウンタ５は、このカウント値Ｄｃｎを内部メモリに記憶する。図５に示す例では、カウント値Ｄｃｎとして数値「２」を記憶する。

また、高速信号波形記録部３では、高速用トリガアドレスＡｄｆの記憶後、アドレス制御部１４が、高速用トリガアドレスＡｄｆの記憶直後からのアドレス信号Ａｆの変化を検出して、この変化数が予め設定された数Ｎｓ２（本例では０以上２５５以下の数）に達した次のサンプリングクロックＳＣＬ１に同期して、上位アドレスカウンタをインクリメントする。これにより、アドレス制御部１４から出力されるアドレス信号Ａｆのアドレス値が次のブロック２用の記憶領域１５ｂを参照するように切り替わり、記憶領域１５ａには、直前に終了したストレージ動作において記録した１ブロック分の信号Ｓａについての波形データＤｆが記録されて、１回目のストレージ動作が完了する。この場合、記憶領域１５ａには、高速用トリガアドレスＡｄｆの記録時に記憶された波形データＤｆを挟んで、この波形データＤｆの後に記録された波形データＤｆがＮｓ２個記憶され、また高速用トリガアドレスＡｄｆの記録時に記憶された波形データＤｆを挟んで、この波形データＤｆの前にＮｓ１個記憶される。なお、Ｎｓ１とＮｓ２との合計に１を加えた数が、記憶領域１５ａ全体に記憶される波形データＤｆの数（本例では２５６個）と一致する。

このようにして、高速信号波形記録部３は、上記したストレージ動作をトリガ信号Ｓ１を検出する都度実施して、１ブロック分の信号Ｓａについての波形データＤｆを記憶領域１５ｂ、記憶領域１５ｃ、・・へと順次記録する。また、高速信号波形記録部３では、アドレス制御部１４が、各ブロック毎の高速用トリガアドレスＡｄｆを、ストレージ動作回数に対応させてＡｄｆ１，Ａｄｆ２，Ａｄｆ３，・・・というように順次記憶する。一方、低速信号波形記録部４は、サンプリングクロックＳＣＬ２に同期して、信号Ｓｂ，Ｓｃについての各波形データＤｓを、信号Ｓｂ用の記憶領域２５ａおよび信号Ｓｃ用の記憶領域２５ｂにそれぞれ順次記憶する処理を継続して実行すると共に、トリガ信号Ｓ１を入力したときには、その時の低速用トリガアドレスＡｄｓをＡｄｓ１，Ａｄｓ２，Ａｄｓ３，・・・というように順次記憶する。また、補正カウンタ５は、ストレージ動作回数に対応させて各ストレージ動作におけるカウント値Ｄｃｎを、Ｄｃｎ１，Ｄｃｎ２，Ｄｃｎ３，・・・というように順次記憶する。

また、統括制御部６は、トリガ信号Ｓ１を検出したときには、高速信号波形記録部３による１ブロック分の信号Ｓａについてのストレージ動作の完了を待って、メモリ１５に記録された信号Ｓａの波形データＤｆに基づく信号波形Ａについての表示処理を実行して、表示画面７ａ上に信号Ｓａの信号波形Ａを、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃと共に表示させる。

この信号波形Ａの表示処理では、統括制御部６は、まず、表示部７に表示させようとするブロック（以下、「特定ブロック」ともいう）についての波形データＤｆを、メモリ制御部１６を介してメモリ１５にアクセスすることにより、メモリ１５から読み出す。次いで、統括制御部６は、特定ブロックに対応するカウント値Ｄｃｎを補正カウンタ５から読み出す。続いて、統括制御部６は、このカウント値ＤｃｎとサンプリングクロックＳＣＬ１の周期Ｔｓｃ１とを乗算することにより、その特定ブロックにおける高速用トリガアドレスＡｄｆと低速用トリガアドレスＡｄｓとの間の時間のずれＴｇ（＝Ｄｃｎ×Ｔｓｃ１）を算出する。次いで、統括制御部６は、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃについての低速用トリガアドレスＡｄｓに対応する部位Ｂ１，Ｃ１についての表示部７の表示画面７ａ上における表示位置から時間軸方向に沿ってずれＴｇ分だけ遡った表示位置に、信号Ｓａの信号波形Ａについての高速用トリガアドレスＡｄｆに対応する部位Ａ１が位置するように、信号Ｓａの信号波形Ａ全体をシフトさせて表示画面７ａ上に表示させる。

具体的に、ブロック１を特定ブロックとして、このブロック１に含まれる信号Ｓａの信号波形Ａを各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃと共に表示画面７ａに表示させる例を図６を参照して説明する。ブロック１に関しては、上記したようにカウント値Ｄｃｎは２である。このため、統括制御部６は、ブロック１における高速用トリガアドレスＡｄｆと低速用トリガアドレスＡｄｓとの間の時間のずれＴｇを、２×Ｔｓｃ１（＝１００ｎｓ）＝２００ｎｓと算出する。続いて、統括制御部６は、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃについての低速用トリガアドレスＡｄｓ１に対応する部位Ｂ１，Ｃ１についての表示部７の表示画面７ａ上における表示位置から時間軸方向に沿ってずれＴｇ分だけ遡った表示位置に、信号Ｓａの信号波形Ａについての高速用トリガアドレスＡｄｆ１に対応する部位Ａ１が位置するように、信号Ｓａの信号波形Ａ全体をシフトさせて表示画面７ａ上に表示させる。これにより、統括制御部６は、実際の記録時刻についての情報のない信号Ｓａの信号波形Ａを、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃと共に、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃに対する時間的なずれのない状態で表示画面７ａ上に表示させる。

また、統括制御部６は、波形データＤｓに基づいて、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃを表示画面７ａ上に表示させるときには、信号波形Ｂ，Ｃについては、波形データＤｆのデータ量と比較して波形データＤｓのデータ量が少ないため、波形データＤｓに対して補間表示処理を実行して各信号波形Ｂ，Ｃを表示画面７ａ上において連続した信号波形として表示させる。具体的には、統括制御部６は、この補間表示処理により、時間的に相前後する波形データＤｓ，Ｄｓを補間して各信号波形Ｂ，Ｃを連続波形として表示画面７ａ上に表示させる。この補間表示処理に際しては、線形補間や多項式補間などを採用することもできるし、より簡易な方法として、相前後する波形データＤｓの一方で、両波形データＤｓ間を埋める方法を採用することもできる。なお、波形データＤｓと比較してデータ数の多い波形データＤｆに対しても補間表示処理を実施して、信号Ｓａについての信号波形Ａを表示画面７ａ上に表示させても良い。

また、信号Ｓａの波形データＤｆの記憶開始から遅れて、各信号Ｓｂ，Ｓｃの波形データＤｓの記録が開始された場合において、各信号Ｓａ，Ｓｂ，Ｓｃの信号波形Ａ，Ｂ，Ｃについての記録開始部分を表示画面７ａに表示させたときには、図７に示すように、信号波形Ａの開始位置と各信号波形Ｂ，Ｃの開始位置とを揃えて表示させることができないこととなる。このため、この波形記録装置１では、高速信号波形記録部３よりも低速信号波形記録部４を早めに作動させることにより、波形データＤｓの記憶開始が波形データＤｆの記録開始よりも常に早くなるように、高速信号波形記録部３および低速信号波形記録部４が制御されている。したがって、統括制御部６は、各信号Ｓｂ，Ｓｃの波形データＤｓを補間して（補間表示処理を実行して）、図７において破線で示す部位を各信号波形Ｂ，Ｃに付加する。このため、各信号Ｓａ，Ｓｂ，Ｓｃの信号波形Ａ，Ｂ，Ｃについての記録開始部分を表示画面７ａに表示させたときにも、信号波形Ａと各信号波形Ｂ，Ｃとは、互いの表示開始位置が揃った状態で表示画面７ａ上に表示される。

また、統括制御部６が、ストレージ制御部２３に対して波形データＤ２および外部データＤ４のうちの外部データＤ４を選択するように設定したときには、低速信号波形記録部４では、ストレージ制御部２３が、各信号Ｓｂ，Ｓｃについての波形データＤ２に代えて、外部データＤ４をサンプリングクロックＳＣＬ２に同期させて波形データＤｓとしてメモリ制御部２６に出力する。したがって、波形記録装置１は、信号Ｓａについての波形データＤｆと外部データＤ４とを共通の基準クロックに同期させてメモリ１５とメモリ２５とに記憶する。波形記録装置１は、波形データＤｓのときと同様にして、外部データＤ４に基づく信号波形を表示画面７ａ上に表示させる。

このように、この波形記録装置１によれば、共通の基準クロックを分周してサンプリングクロックＳＣＬ１およびこのサンプリングクロックＳＣＬ１の周波数以下の周波数のサンプリングクロックＳＣＬ２を生成し、このサンプリングクロックＳＣＬ１に同期して高速で変化する信号Ｓａを波形データＤｆに変換してメモリ１５に記憶し、サンプリングクロックＳＣＬ２に同期して信号Ｓａよりも低速で変化する各信号Ｓｂ，Ｓｃを波形データＤｓに変換してメモリ２５に記憶することができる。したがって、高速で変化する信号および低速で変化する信号を同一のサンプリングクロックでサンプリングしてメモリに記憶させる構成と比較して、低速で変化する信号についての波形データＤｓを必要以上にサンプリングして記憶することがないため、メモリ２５の使用効率を十分に向上させることができる。また、共通の基準クロックを分周して生成したサンプリングクロックＳＣＬ１，ＳＣＬ２を使用するため、各波形データＤｆ，Ｄｓを時間的に関連付けして各メモリ１５，２５に記憶させることができる。したがって、各波形データＤｆ，Ｄｓに基づいて高速な信号Ｓａの信号波形Ａおよび低速な各信号Ｓａ，Ｓｃの信号波形Ｂ，Ｃを同一時間軸において時間のずれのない正確な状態で表示部７に表示することができる。

また、低速信号波形記録部４に信号切替部２１を設けたことにより、低速で変化する複数（本例では２つ）の信号Ｓｂ，Ｓｃについてのほぼ同時刻の波形データＤｓを、サンプリングクロックＳＣＬ２に同期してメモリ２５に効率よく記憶させることができる。また、メモリ２５の全記憶領域を各信号Ｓｂ，Ｓｃの数と同数で、かつ各信号Ｓｂ，Ｓｃに対応させて分割することにより、予め信号切替部２１の入力端子数に基づいてメモリ２５を分割しておく構成と比較して、メモリ２５を一層効率よく使用することができる。

また、外部データＤ４を入力するＩ／Ｆ部２７を備えると共に、ストレージ制御部２３が、この外部データＤ４および各信号Ｓｂ，Ｓｃについての波形データＤ２の一方を選択して、サンプリングクロックＳＣＬ２に同期して波形データＤｓをサンプリングすることにより、外部データＤ４についての波形データＤｓと信号Ｓａの波形データＤｆとを時間的に関連付けして各メモリ１５，２５に記憶させることができる。したがって、波形データＤｆに基づく高速な信号Ｓａの信号波形Ａ、および波形データＤｓに基づく低速な外部信号の信号波形を同一時間軸において時間のずれのない正確な状態で表示部７に表示することができる。

また、トリガ信号Ｓ１の発生時において、アドレス制御部１４およびアドレス制御部２４によって取得される高速用トリガアドレスＡｄｆおよび低速用トリガアドレスＡｄｓ間の時間的なずれをサンプリングクロックＳＣＬ１に同期してカウントする補正カウンタ５を備え、統括制御部６が、信号Ｓａについての信号波形Ａを各信号Ｓｂ，Ｓｃについての信号波形Ｂ，Ｃと共に表示部７に表示させるときに、補正カウンタ５のカウント値ＤｃｎにサンプリングクロックＳＣＬ１の１周期を乗じた時間（ずれＴｇ）だけ、各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃに対して信号波形Ａをずらして表示させることにより、信号Ｓａの信号波形Ａを各信号Ｓｂ，Ｓｃの信号波形Ｂ，Ｃと共に時間的なずれのない状態で表示部７に表示させることができる。

また、高速信号波形記録部３よりもサンプリングクロックの周波数の低い低速信号波形記録部４を早めに作動させて、波形データＤｓの記憶開始が波形データＤｆの記録開始よりも先んじて開始するように構成することにより、各信号Ｓａ，Ｓｂ，Ｓｃの信号波形Ａ，Ｂ，Ｃについての記録開始部分を表示画面７ａに表示させるときに、統括制御部６が、各信号Ｓｂ，Ｓｃの波形データＤｓに対して補間表示処理を実行して、各信号波形Ｂ，Ｃの表示開始部位を信号Ｓａの信号波形Ａの表示開始部位に揃えることができる。

なお、本発明は、上記の構成に限定されない。例えば、１つの高速信号波形記録部３および１つの低速信号波形記録部４を備えた構成について説明したが、高速信号波形記録部３および低速信号波形記録部４を複数備えた構成を採用することもできる。この場合、各高速信号波形記録部３から出力されるトリガ信号Ｓ１は論理和して、各高速信号波形記録部３のアドレス制御部１４、各低速信号波形記録部４のアドレス制御部２４、および補正カウンタ５に出力することができる。また、高速信号波形記録部３側のメモリ１５と低速信号波形記録部４側のメモリ２５とを別のメモリで構成する例を挙げて説明したが、１つのメモリの記憶領域を分割して、各記憶領域をメモリ１５およびメモリ２５として使用する構成を採用することもできる。また、高速信号波形記録部３および低速信号波形記録部４を複数備える構成を採用する場合、各高速信号波形記録部３のメモリ１５を１つのメモリで構成し、各低速信号波形記録部４のメモリ２５を１つのメモリで構成することもできる。この構成においては、メモリ１５として使用する１つのメモリの記憶領域を高速信号波形記録部３の数で分割し、各記憶領域を各高速信号波形記録部３用のメモリとして使用し、メモリ２５として使用する１つのメモリの記憶領域を低速信号波形記録部４の数で分割し、各記憶領域を各高速信号波形記録部４用のメモリとして使用する。この構成によれば、高速信号波形記録部３用のメモリと低速信号波形記録部４用のメモリを効率よく使用することができる。

また、上記の構成では、信号切替部２１を低速信号波形記録部４に使用した例を挙げて説明したが、高速信号波形記録部３のストレージ制御部１３にストレージ制御部２３と同様の機能を付加することにより、高速信号波形記録部３のＡ／Ｄ変換部１１の前段に信号切替部２１を付加して、複数の高速の信号についての波形データＤｆをサンプリングクロックＳＣＬ１に同期してサンプリング可能に構成することができる。

また、高速信号波形記録部３および低速信号波形記録部４においてそれぞれ記憶した波形データＤｆおよび波形データＤｓに基づいて、各信号Ｓａ，Ｓｂ，Ｓｃの信号波形Ａ，Ｂ，Ｃを同一時間軸で表示部７に表示する例について上記したが、各信号Ｓｂ，Ｓｃについてのいずれか一方の波形データＤｓと、波形データＤｆとに基づいて、統括制御部６が、信号波形Ｂおよび信号波形Ｃの一方と信号波形Ａとの合成波形（リサージュ波形）を表示部７に表示させる構成を採用することもできる。この場合、補間表示処理によって信号波形Ｂおよび信号波形Ｃの一方について、時間的に相前後する一対の波形データＤｓを補間して波形データＤｆに時間的に対応する新たなデータ（実測値とは異なり、算出したデータ）を生成する際には、信号Ｓａの波形データＤｆについてのサンプリングクロックＳＣＬ１と同じ時間間隔となるように補間して新たなデータを生成するのが好ましい。この構成によれば、各信号Ｓｂ，Ｓｃについても、サンプリングクロックＳＣＬ１と同一周期でサンプリングしたときと同等の数の波形表示用のデータを得ることができる。したがって、信号Ｓａの波形データＤｆと、信号Ｓｂ（または信号Ｓｃ）の波形データＤｓとを用いて、かつ波形データＤｓを補間することにより、統括制御部６に対して、波形データＤｆと波形データＤｓとのサンプリング周期が異なっているとしても、信号Ｓａの信号波形Ａと、信号Ｓｂ（または信号Ｓｃ）の信号波形Ｂ（または信号波形Ａ）との合成波形（リサージュ波形）を表示画面７ａ上に表示させることができる。

波形記録装置１の構成を示すブロック図である。 メモリ１５の記憶領域の分割状態を説明するための説明図である。 メモリ２５の記憶領域の分割状態を説明するための説明図である。 波形記録装置１の動作概要を説明するためのタイミングチャートである。 波形記録装置１の詳細な動作を説明するためのタイミングチャートである。 各信号波形Ａ，Ｂ，Ｃを表示した表示画面７ａの正面図である。 各信号波形Ａ，Ｂ，Ｃを表示した表示画面７ａの正面図である。

符号の説明

１ 波形記録装置
２ 変換クロック生成部
３ 高速信号波形記録部
４ 低速信号波形記録部
５ 補正カウンタ
６ 統括制御部
７ 表示部
１１，２２ Ａ／Ｄ変換部
１２ トリガ検出部
１３，２３ ストレージ制御部
１４，２４ アドレス制御部
１５，２５ メモリ
１６，２６ メモリ制御部
２１ 信号切替部
２７ Ｉ／Ｆ部
Ｄ１，Ｄ２，Ｄｆ，Ｄｓ 波形データ
ＳＣＬ１，ＳＣＬ２ サンプリングクロック

Claims (6)

1. 基準クロックを分周して第１のサンプリングクロックを生成する第１のクロック生成部と、
   前記基準クロックを分周して前記第１のサンプリングクロックの周波数以下の周波数の第２のサンプリングクロックを生成する第２のクロック生成部と、
   第１のＡ／Ｄ変換部によって生成された第１の信号についての第１の波形データのうちの前記第１のサンプリングクロックに同期して入力した当該第１の波形データを第１の記録用波形データとして出力する第１のストレージ制御部と、
   第２のＡ／Ｄ変換部によって生成された第２の信号についての第２の波形データのうちの前記第２のサンプリングクロックに同期して入力した当該第２の波形データを第２の記録用波形データとして出力する第２のストレージ制御部と、
   前記第１の記録用波形データおよび前記第２の記録用波形データをメモリに記憶させるメモリ制御部とを備えている記録装置。
2. 基準クロックを分周して第１のサンプリングクロックを生成する第１のクロック生成部と、
   前記基準クロックを分周して前記第１のサンプリングクロックの周波数以下の周波数の第２のサンプリングクロックを生成する第２のクロック生成部と、
   第１のＡ／Ｄ変換部によって生成された第１の信号についての第１の波形データのうちの前記第１のサンプリングクロックに同期して入力した当該第１の波形データを第１の記録用波形データとして出力する第１のストレージ制御部と、
   入力している複数の第２の信号を前記第２のサンプリングクロックの周波数よりも高い周波数の変換クロックのタイミングで切り替えつつ順次出力する処理を当該第２のサンプリングクロックに同期して実行する信号切替部と、
   前記信号切替部から順次出力される前記複数の第２の信号を前記変換クロックに同期して第２の波形データに順次変換する第２のＡ／Ｄ変換部と、
   前記第２のＡ／Ｄ変換部によって生成された前記複数の第２の信号についての前記各第２の波形データを前記第２のサンプリングクロックに同期して入力して第２の記録用波形データとして出力する第２のストレージ制御部と、
   前記第１の記録用波形データおよび前記第２の記録用波形データをメモリに記憶させるメモリ制御部とを備えている記録装置。
3. 前記第２のストレージ制御部は、前記第２の波形データおよび外部インターフェース回路を介して入力した外部信号についての外部データの一方を選択して取り込んだ当該第２の波形データおよび当該外部データの一方を前記第２の記録用波形データとして出力する請求項１また２記載の記録装置。
4. 予め設定されたトリガ発生条件を前記第１の波形データが満たしたときに生成されるトリガ信号を入力したときに前記第１のサンプリングクロックに同期したカウント動作を開始すると共に、その後において前記第２のサンプリングクロックを最初に入力したときに前記カウント動作を停止する補正カウンタと、
   前記第１の記録用波形データおよび前記第２の記録用波形データを前記メモリから読み出して当該第１の記録用波形データに基づく第１の記録波形および第２の記録用波形データに基づく第２の記録波形を表示部に表示させるときに、前記補正カウンタのカウント値に前記第１のサンプリングクロックの１周期を乗じた時間だけ、前記第２の記録波形に対して前記第１の記録波形をずらして表示させる統括制御部とを備えている請求項１から３のいずれかに記載の記録装置。
5. 前記メモリ制御部は、前記第２の記録用波形データの前記メモリへの記憶を前記第１の記録用波形データに先んじて開始し、
   前記統括制御部は、前記第１の記録波形および前記第２の記録波形を前記表示部に表示させるときに、時間的に相前後する一対の前記第２の記録用波形データを補間して前記第２の記録波形の表示開始部位を前記第１の記録波形の表示開始部位に揃えて表示させる請求項４記載の記録装置。
6. 前記統括制御部は、前記第１の記録用波形データと前記第２の記録用波形データとに基づいて前記表示部にリサージュ波形を表示させるときに、時間的に相前後する一対の当該第２の記録用波形データを補間したデータを用いる請求項１から５のいずれかに記載の記録装置。

Images