JP2994520B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JP2994520B2 JP2994520B2 JP4336644A JP33664492A JP2994520B2 JP 2994520 B2 JP2994520 B2 JP 2994520B2 JP 4336644 A JP4336644 A JP 4336644A JP 33664492 A JP33664492 A JP 33664492A JP 2994520 B2 JP2994520 B2 JP 2994520B2
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Description
【０００１】
【産業上の利用分野】本発明は、時間軸補正装置に関
し、より詳細には、ビデオテープレコーダ等の記録再生
装置における時間軸補正装置（ＴＢＣ；Time Base Corr
ector）に関する。
し、より詳細には、ビデオテープレコーダ等の記録再生
装置における時間軸補正装置（ＴＢＣ；Time Base Corr
ector）に関する。
【０００２】
【従来の技術】図５は、従来の時間軸補正装置の構成図
で、再生信号に含まれているジッターを除去するための
ものである。図中、１１は基準抜取部、１２は多相クロ
ック作成部、１３はクロック選択部、１４はＡ／Ｄコン
バータ、１５は書き込みアドレスカウンタ、１６はメモ
リ、１７は読み出しアドレスカウンタ、１８はＤ／Ａコ
ンバータである。
で、再生信号に含まれているジッターを除去するための
ものである。図中、１１は基準抜取部、１２は多相クロ
ック作成部、１３はクロック選択部、１４はＡ／Ｄコン
バータ、１５は書き込みアドレスカウンタ、１６はメモ
リ、１７は読み出しアドレスカウンタ、１８はＤ／Ａコ
ンバータである。
【０００３】入力再生信号に位相同期したクロックによ
り標本化された再生信号データを、同様に再生信号デー
タに同期したクロックでメモリ１６に書き込み、安定し
た基準クロックにより読み出すように構成されており、
再生信号が有するジッターは、メモリ１６に書き込まれ
た時点で除去されることになる。基準抜取部１１は、再
生信号に時間軸の基準として付加されている負同期信号
およびバースト信号から時間軸の基準となる１水平走査
期間（以下、１Ｈと記す）毎の信号ＲＥＦおよび後述の
クロック選択部１３を１Ｈ毎に初期化するための信号Ｃ
ＬＲを作成し、これらのＲＥＦおよびＣＬＲをクロック
選択部１３へ供給する。
り標本化された再生信号データを、同様に再生信号デー
タに同期したクロックでメモリ１６に書き込み、安定し
た基準クロックにより読み出すように構成されており、
再生信号が有するジッターは、メモリ１６に書き込まれ
た時点で除去されることになる。基準抜取部１１は、再
生信号に時間軸の基準として付加されている負同期信号
およびバースト信号から時間軸の基準となる１水平走査
期間（以下、１Ｈと記す）毎の信号ＲＥＦおよび後述の
クロック選択部１３を１Ｈ毎に初期化するための信号Ｃ
ＬＲを作成し、これらのＲＥＦおよびＣＬＲをクロック
選択部１３へ供給する。
【０００４】多相クロック作成部１２は、入力再生信号
と位相的に非同期な安定した書き込み用の基準クロック
に対し、遅延線を用いて相互に一定の微小な位相差を設
けることにより多相クロックを作成し、クロック選択部
１３へ供給する。クロック選択部１３は、入力されたＲ
ＥＦの前縁の位相に最も近い立ち上がり位相を有する相
のクロックを選択し、サンプリングクロックとしてＡ／
Ｄコンバータ１４へ、また書き込みクロックとして書き
込みアドレスカウンタ１５へ供給する。Ａ／Ｄコンバー
タ１４は、クロック選択部１３から供給されたサンプリ
ングクロックに基づいて再生信号を標本化し、再生信号
データとしてメモリ１６へ供給する。書き込みアドレス
カウンタ１５は、書き込みクロックの入力毎に更新され
るアドレスを作成し、メモリ１６へ供給する。
と位相的に非同期な安定した書き込み用の基準クロック
に対し、遅延線を用いて相互に一定の微小な位相差を設
けることにより多相クロックを作成し、クロック選択部
１３へ供給する。クロック選択部１３は、入力されたＲ
ＥＦの前縁の位相に最も近い立ち上がり位相を有する相
のクロックを選択し、サンプリングクロックとしてＡ／
Ｄコンバータ１４へ、また書き込みクロックとして書き
込みアドレスカウンタ１５へ供給する。Ａ／Ｄコンバー
タ１４は、クロック選択部１３から供給されたサンプリ
ングクロックに基づいて再生信号を標本化し、再生信号
データとしてメモリ１６へ供給する。書き込みアドレス
カウンタ１５は、書き込みクロックの入力毎に更新され
るアドレスを作成し、メモリ１６へ供給する。
【０００５】メモリ１６に入力された再生信号データ
は、書き込みアドレスカウンタ１５で作成されたアドレ
スに従って指定されたアドレスへ書き込まれるととも
に、安定した読み出しクロックに基づいて、読み出しア
ドレカウンタ１７により作成され、アドレスに従って読
み出される。Ｄ／Ａコンバータ１８は、メモリから読み
出された再生信号データをアナログ信号化する。前記の
一連の動作によりジッターが除去され、時間的に非常に
安定した出力再生信号が得られる。従って、前記のよう
に構成された時間軸補正装置においては、メモリへの書
き込みクロックをいかに入力再生信号に同期させるかが
時間軸補正装置としての性能を決定する。
は、書き込みアドレスカウンタ１５で作成されたアドレ
スに従って指定されたアドレスへ書き込まれるととも
に、安定した読み出しクロックに基づいて、読み出しア
ドレカウンタ１７により作成され、アドレスに従って読
み出される。Ｄ／Ａコンバータ１８は、メモリから読み
出された再生信号データをアナログ信号化する。前記の
一連の動作によりジッターが除去され、時間的に非常に
安定した出力再生信号が得られる。従って、前記のよう
に構成された時間軸補正装置においては、メモリへの書
き込みクロックをいかに入力再生信号に同期させるかが
時間軸補正装置としての性能を決定する。
【０００６】次に、従来の時間軸補正装置の書き込みク
ロックの作成方法について説明する。図６は、図５にお
けるクロック選択部の回路図で、図中、２１-1〜２１-n
はＪ−Ｋフリップフロップ、２２1〜２２nはＡＮＤ回
路、２３はＯＲ回路である。図７（ａ）〜（ｋ）は、図
６のクロック選択部のタイミングチャートである。
ロックの作成方法について説明する。図６は、図５にお
けるクロック選択部の回路図で、図中、２１-1〜２１-n
はＪ−Ｋフリップフロップ、２２1〜２２nはＡＮＤ回
路、２３はＯＲ回路である。図７（ａ）〜（ｋ）は、図
６のクロック選択部のタイミングチャートである。
【０００７】基準抜取部１１は、入力再生信号（図
(ａ)）に付加されている負同期信号を分離した信号ＨＳ
ＹＮＣ（図(ｂ)）を基準としてバーストゲート信号ＢＧ
（図(ｃ)）を作成し、このＢＧを用いて時間軸の基準と
なるバースト信号の一部を抜き取ることにより、再生信
号に位相同期した１Ｈ毎の信号ＲＥＦＨ（図(ｄ)）を作
成する。さらに、このＲＥＦＨからクロック選択の基準
となる信号ＲＥＦ（図(ｆ)）およびＲＥＦに対して僅か
に先行し、１Ｈ毎にクロック選択部１３を初期化する信
号ＣＬＲ（図(ｅ)）を作成し、クロック選択部１３へ供
給する。多相クロック作成部１２には、入力再生信号と
位相的に非同期な安定した基準クロックが入力され、該
クロックに対し、遅延線を用いて相互に一定の微小な位
相差を設けることにより、基準クロックの１周期をＮ分
割した多相クロックＣＫ１（図(ｇ)）〜ＣＫＮ（図
(ｊ)）が作成され、クロック選択部１３へ供給される。
(ａ)）に付加されている負同期信号を分離した信号ＨＳ
ＹＮＣ（図(ｂ)）を基準としてバーストゲート信号ＢＧ
（図(ｃ)）を作成し、このＢＧを用いて時間軸の基準と
なるバースト信号の一部を抜き取ることにより、再生信
号に位相同期した１Ｈ毎の信号ＲＥＦＨ（図(ｄ)）を作
成する。さらに、このＲＥＦＨからクロック選択の基準
となる信号ＲＥＦ（図(ｆ)）およびＲＥＦに対して僅か
に先行し、１Ｈ毎にクロック選択部１３を初期化する信
号ＣＬＲ（図(ｅ)）を作成し、クロック選択部１３へ供
給する。多相クロック作成部１２には、入力再生信号と
位相的に非同期な安定した基準クロックが入力され、該
クロックに対し、遅延線を用いて相互に一定の微小な位
相差を設けることにより、基準クロックの１周期をＮ分
割した多相クロックＣＫ１（図(ｇ)）〜ＣＫＮ（図
(ｊ)）が作成され、クロック選択部１３へ供給される。
【０００８】クロック選択部１３に入力された多相クロ
ックＣＫ１〜ＣＫＮ，ＲＥＦおよびＣＬＲは、図６に示
すように、Ｊ−Ｋフリップフロップ２１-1〜２１-nのＪ
入力，ＣＫ入力，およびＲＥＳＥＴ入力へそれぞれ供給
される。また、Ｋ入力は "ＬＯ" に設定されているの
で、これらのＪ−Ｋフリップフロップ２１-1〜２１-nに
おいては、まずＣＬＲにより初期化され後、Ｊ入力すな
わちＲＥＦが "ＨＩ" のとき、クロックの立ち上がりに
同期してＪ−Ｋフリップフロップ２１-1〜２１-nの出力
Ｑ１〜ＱＮのうちのいずれかが "ＬＯ" から "ＨＩ" に
反転する。ここで、ＲＥＦの幅Ｄを多相クロックの隣接
する２相間の時間差αに対し、α＜Ｄ＜２α程度に設定
しておけば、動作する相は１相ないし２相となる。
ックＣＫ１〜ＣＫＮ，ＲＥＦおよびＣＬＲは、図６に示
すように、Ｊ−Ｋフリップフロップ２１-1〜２１-nのＪ
入力，ＣＫ入力，およびＲＥＳＥＴ入力へそれぞれ供給
される。また、Ｋ入力は "ＬＯ" に設定されているの
で、これらのＪ−Ｋフリップフロップ２１-1〜２１-nに
おいては、まずＣＬＲにより初期化され後、Ｊ入力すな
わちＲＥＦが "ＨＩ" のとき、クロックの立ち上がりに
同期してＪ−Ｋフリップフロップ２１-1〜２１-nの出力
Ｑ１〜ＱＮのうちのいずれかが "ＬＯ" から "ＨＩ" に
反転する。ここで、ＲＥＦの幅Ｄを多相クロックの隣接
する２相間の時間差αに対し、α＜Ｄ＜２α程度に設定
しておけば、動作する相は１相ないし２相となる。
【０００９】従って、これらのＪ−Ｋフリップフロップ
２１-1〜２１-nの出力Ｑ１〜ＱＮと、それぞれの相のク
ロックＣＫ１〜ＣＫＮのＡＮＤをとり、さらにこれらの
ＡＮＤゲート２１-1〜２１-nの出力のＯＲをとることに
より、ＲＥＦの立ち上がり位相に最も近い立ち上がり位
相を有する相、すなわちＣＫ２が選択され、書き込みク
ロックＷＣＫ（図(ｋ)）として出力される。この状態
は、ＣＬＲによりＪ−Ｋフリップフロップ２１-1〜２１
-nが初期化されるまで維持される。
２１-1〜２１-nの出力Ｑ１〜ＱＮと、それぞれの相のク
ロックＣＫ１〜ＣＫＮのＡＮＤをとり、さらにこれらの
ＡＮＤゲート２１-1〜２１-nの出力のＯＲをとることに
より、ＲＥＦの立ち上がり位相に最も近い立ち上がり位
相を有する相、すなわちＣＫ２が選択され、書き込みク
ロックＷＣＫ（図(ｋ)）として出力される。この状態
は、ＣＬＲによりＪ−Ｋフリップフロップ２１-1〜２１
-nが初期化されるまで維持される。
【００１０】
【発明が解決しようとする課題】前述のように、従来の
時間軸補正装置においては、書き込みクロック選択の基
準となる信号ＲＥＦの幅Ｄを隣接する２相間の時間差α
に対し、α＜Ｄ＜２α程度に設定しておけば、動作する
相は１相ないし２相となるはずであるが、実際には回路
素子のばらつき等の不安定要素によりＲＥＦの幅Ｄがば
らつき、動作する相が２相以上となり、書き込みクロッ
クとして出力されるＷＣＫのデューティ比が悪くなった
り、逆に動作する相が無くなったり、ＷＣＫが欠けると
いう欠点があった。
時間軸補正装置においては、書き込みクロック選択の基
準となる信号ＲＥＦの幅Ｄを隣接する２相間の時間差α
に対し、α＜Ｄ＜２α程度に設定しておけば、動作する
相は１相ないし２相となるはずであるが、実際には回路
素子のばらつき等の不安定要素によりＲＥＦの幅Ｄがば
らつき、動作する相が２相以上となり、書き込みクロッ
クとして出力されるＷＣＫのデューティ比が悪くなった
り、逆に動作する相が無くなったり、ＷＣＫが欠けると
いう欠点があった。
【００１１】本発明は、このような実情に鑑みてなされ
たもので、多相クロックの中から入力再生信号に位相同
期したクロックを選択してメモリのライトクロックとす
ることによりジッター（時間軸誤差）を除去する構成の
時間軸補正装置において、クロック選択の際、入力再生
信号から分離した基準信号に位相同期した複数のクロッ
クの中から最も位相の進んだクロックを選択することに
より、ライトクロックのデューティ比を改善するように
した時間軸補正装置を提供することを目的としている。
たもので、多相クロックの中から入力再生信号に位相同
期したクロックを選択してメモリのライトクロックとす
ることによりジッター（時間軸誤差）を除去する構成の
時間軸補正装置において、クロック選択の際、入力再生
信号から分離した基準信号に位相同期した複数のクロッ
クの中から最も位相の進んだクロックを選択することに
より、ライトクロックのデューティ比を改善するように
した時間軸補正装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、再生映像信号を標本化した標本化データ
を保持するメモリと、再映像信号に位相的に同期する書
き込みクロックを発生する書き込みクロック発生手段
と、前記メモリに保持された標本化データを書き込みク
ロックで順次書き込むとともに、前記再生映像信号に非
同期で安定した読み出しクロックで読み出すように前記
メモリの動作を制御するメモリ制御手段とから成り、前
記書き込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックから成る多相クロックを発生する多相クロック発生
手段と、前記再生映像信号と一定の位相関係にある検出
パルスを発生する検出パルス発生手段と、該検出パルス
発生手段により発生する検出パルスと前記多相クロック
発生手段により発生する多相クロックがそれぞれＪ入力
とＣＫ入力に入力されるＪ−Ｋフリップフロップからな
る前記多相クロックの中から検出パルスの発生期間に状
態が変化するクロックを判別する変化クロック判別手段
と、該変化クロック判別手段の出力がそれぞれＲ入力お
よびＳ入力に入力される前記Ｊ−Ｋフリップフロップと
同数のＲ−Ｓフリップフロップと、該Ｒ−Ｓフリップフ
ロップの出力と前記多相クロックのＡＮＤをとるＡＮＤ
回路と、該ＡＮＤ回路の出力のＯＲをとるＯＲ回路とか
らなる前記変化クロック判別手段により判別された複数
のクロックの中から最も位相の進んだクロックを書き込
みクロックとして選択するクロック選択手段とを備えて
いることを特徴とするものである。
成するために、再生映像信号を標本化した標本化データ
を保持するメモリと、再映像信号に位相的に同期する書
き込みクロックを発生する書き込みクロック発生手段
と、前記メモリに保持された標本化データを書き込みク
ロックで順次書き込むとともに、前記再生映像信号に非
同期で安定した読み出しクロックで読み出すように前記
メモリの動作を制御するメモリ制御手段とから成り、前
記書き込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックから成る多相クロックを発生する多相クロック発生
手段と、前記再生映像信号と一定の位相関係にある検出
パルスを発生する検出パルス発生手段と、該検出パルス
発生手段により発生する検出パルスと前記多相クロック
発生手段により発生する多相クロックがそれぞれＪ入力
とＣＫ入力に入力されるＪ−Ｋフリップフロップからな
る前記多相クロックの中から検出パルスの発生期間に状
態が変化するクロックを判別する変化クロック判別手段
と、該変化クロック判別手段の出力がそれぞれＲ入力お
よびＳ入力に入力される前記Ｊ−Ｋフリップフロップと
同数のＲ−Ｓフリップフロップと、該Ｒ−Ｓフリップフ
ロップの出力と前記多相クロックのＡＮＤをとるＡＮＤ
回路と、該ＡＮＤ回路の出力のＯＲをとるＯＲ回路とか
らなる前記変化クロック判別手段により判別された複数
のクロックの中から最も位相の進んだクロックを書き込
みクロックとして選択するクロック選択手段とを備えて
いることを特徴とするものである。
【００１３】
【作用】時間軸補正装置における、書き込みクロック発
生手段は、例えば、遅延線を用いた多相クロック発生手
段を有し、基準クロックが一定の位相差をもって遅延
し、多相クロックが発生する。該多相クロックに対し、
再生映像信号と一定の位相関係にある検出パルス発生期
間に、変化クロック判別手段によっていずれかのクロッ
クの状態が変化したことが判別される。前記検出パルス
は、前縁が再生映像信号と一定の位相関係を有し、幅は
多相クロックの隣接する２相間の時間差よりも十分に長
く設定されているため、前記検出パルスの発生期間に
は、多相クロックの内にあるクロックの変化点が必ず一
つ以上存在することになる。従って、これらのクロック
の中で最も位相の進んだクロックをクロック選択手段で
書き込みクロックとして選択することにより、再生映像
信号と位相的に同期する書き込みクロックが安定かつ確
実に得られる。
生手段は、例えば、遅延線を用いた多相クロック発生手
段を有し、基準クロックが一定の位相差をもって遅延
し、多相クロックが発生する。該多相クロックに対し、
再生映像信号と一定の位相関係にある検出パルス発生期
間に、変化クロック判別手段によっていずれかのクロッ
クの状態が変化したことが判別される。前記検出パルス
は、前縁が再生映像信号と一定の位相関係を有し、幅は
多相クロックの隣接する２相間の時間差よりも十分に長
く設定されているため、前記検出パルスの発生期間に
は、多相クロックの内にあるクロックの変化点が必ず一
つ以上存在することになる。従って、これらのクロック
の中で最も位相の進んだクロックをクロック選択手段で
書き込みクロックとして選択することにより、再生映像
信号と位相的に同期する書き込みクロックが安定かつ確
実に得られる。
【００１４】
【実施例】実施例について、図面を参照して以下に説明
する。図１は、本発明による時間軸補正装置のクロック
選択部の一実施例を説明するための構成図で、図中、１
-1〜１-nはＪ−Ｋフリップフロップ、２-1〜２-nはＲ−
Ｓフリップフロップ、３-1〜３-nはＡＮＤ回路、４はＯ
Ｒ回路である。なお、時間軸補正装置の構成図は、図５
に示した従来の時間軸補正装置と同様の構成をしてい
る。従来例と異なる部分は、書き込みクロックを選択す
るための基準となる信号ＲＥＦの作成方法及びクロック
選択方法である。
する。図１は、本発明による時間軸補正装置のクロック
選択部の一実施例を説明するための構成図で、図中、１
-1〜１-nはＪ−Ｋフリップフロップ、２-1〜２-nはＲ−
Ｓフリップフロップ、３-1〜３-nはＡＮＤ回路、４はＯ
Ｒ回路である。なお、時間軸補正装置の構成図は、図５
に示した従来の時間軸補正装置と同様の構成をしてい
る。従来例と異なる部分は、書き込みクロックを選択す
るための基準となる信号ＲＥＦの作成方法及びクロック
選択方法である。
【００１５】図２（ａ）〜（ｄ）は、基準抜取動作のタ
イミングチャート、図３（ａ）〜（ｔ）は、クロック選
択動作のタイミングチャートである。図４（ａ）,
（ｂ）は、Ｒ−Ｓフリップフロップの内部回路と真理値
表を示す図である。基準抜取部１１は、入力再生信号
（図２(ａ)）に付加されている負同期信号を分離した信
号ＨＳＹＮＣ（図２(ｂ)）を基準としてバーストゲート
信号ＢＧ（図２(ｃ)）を作成し、このＢＧを用いてバー
スト信号の一部を抜き取ることにより、再生信号に同期
した１Ｈ毎の信号ＲＥＦＨ（図２(ｄ)）を作成する。さ
らに、このＲＥＦＨ（図３(ａ)）から時間軸の基準とな
る信号ＲＥＦ（図３(ｃ)）およびＲＥＦに対して僅かに
先行する信号ＣＬＲ（図３(ｂ)）を作成する。ここで得
られるＲＥＦは、前縁が従来同様、入力再生信号に同期
して立ち上がり、幅は隣接する２相間の時間差よりも十
分長く、かつ基準クロックの１周期よりは十分短く設定
されている。また、ＣＬＲは１Ｈ毎にクロック選択部３
を初期化するためのものである。
イミングチャート、図３（ａ）〜（ｔ）は、クロック選
択動作のタイミングチャートである。図４（ａ）,
（ｂ）は、Ｒ−Ｓフリップフロップの内部回路と真理値
表を示す図である。基準抜取部１１は、入力再生信号
（図２(ａ)）に付加されている負同期信号を分離した信
号ＨＳＹＮＣ（図２(ｂ)）を基準としてバーストゲート
信号ＢＧ（図２(ｃ)）を作成し、このＢＧを用いてバー
スト信号の一部を抜き取ることにより、再生信号に同期
した１Ｈ毎の信号ＲＥＦＨ（図２(ｄ)）を作成する。さ
らに、このＲＥＦＨ（図３(ａ)）から時間軸の基準とな
る信号ＲＥＦ（図３(ｃ)）およびＲＥＦに対して僅かに
先行する信号ＣＬＲ（図３(ｂ)）を作成する。ここで得
られるＲＥＦは、前縁が従来同様、入力再生信号に同期
して立ち上がり、幅は隣接する２相間の時間差よりも十
分長く、かつ基準クロックの１周期よりは十分短く設定
されている。また、ＣＬＲは１Ｈ毎にクロック選択部３
を初期化するためのものである。
【００１６】多相クロック作成部１２には、入力再生信
号と位相的に非同期な安定した基準クロックが入力され
る。該クロックに対し、遅延線を用いて相互に一定の微
小な位相差を設けることにより、基準クロック１周期を
Ｎ分割した多相クロックＣＫ１（図３(ｄ)）〜ＣＫＮ
（図３(ｊ)）が作成され、クロック選択部１３へ供給さ
れる。クロック選択部１３に入力された多相クロックＣ
Ｋ１〜ＣＫＮ，ＲＥＦおよびＣＬＲは、図１に示すよう
に、Ｊ−Ｋフリップフロップ１-1〜１-nのＣＫ入力，Ｊ
入力、およびＲＥＳＥＴ入力へそれぞれ供給される。ま
た、Ｋ入力は、"ＬＯ"に設定されている。さらに、これ
らのＪ−Ｋフリップフロップの出力ＪＱ１〜ＪＱＮは、
内部回路が図４（ａ）に示されるような構成のＲ−Ｓフ
リップフロップ２-1〜２-nのＲ入力およびＳ入力に供給
されている。
号と位相的に非同期な安定した基準クロックが入力され
る。該クロックに対し、遅延線を用いて相互に一定の微
小な位相差を設けることにより、基準クロック１周期を
Ｎ分割した多相クロックＣＫ１（図３(ｄ)）〜ＣＫＮ
（図３(ｊ)）が作成され、クロック選択部１３へ供給さ
れる。クロック選択部１３に入力された多相クロックＣ
Ｋ１〜ＣＫＮ，ＲＥＦおよびＣＬＲは、図１に示すよう
に、Ｊ−Ｋフリップフロップ１-1〜１-nのＣＫ入力，Ｊ
入力、およびＲＥＳＥＴ入力へそれぞれ供給される。ま
た、Ｋ入力は、"ＬＯ"に設定されている。さらに、これ
らのＪ−Ｋフリップフロップの出力ＪＱ１〜ＪＱＮは、
内部回路が図４（ａ）に示されるような構成のＲ−Ｓフ
リップフロップ２-1〜２-nのＲ入力およびＳ入力に供給
されている。
【００１７】まず、これらのＪ−Ｋフリップフロップ１
-1〜１-nにおいては、ＣＬＲにより初期化された後、Ｊ
入力、すなわちＲＥＦが "ＨＩ" の期間に立ち上がりを
有する相、Ｊ−Ｋフリップフロップ１-1〜１-nが動作を
開始し、出力ＪＱ２〜ＪＱＫが "ＬＯ" から "ＨＩ" に
反転する。続いて、後段のＲ−Ｓフリップフロップ２-1
〜２-nにおいては、以下の表１のように動作する。
-1〜１-nにおいては、ＣＬＲにより初期化された後、Ｊ
入力、すなわちＲＥＦが "ＨＩ" の期間に立ち上がりを
有する相、Ｊ−Ｋフリップフロップ１-1〜１-nが動作を
開始し、出力ＪＱ２〜ＪＱＫが "ＬＯ" から "ＨＩ" に
反転する。続いて、後段のＲ−Ｓフリップフロップ２-1
〜２-nにおいては、以下の表１のように動作する。
【００１８】
【表１】
【００１９】以上の一連の動作により、Ｒ−Ｓフリップ
フロップの出力ＲＱ１〜ＲＱＮとそれぞれの相のクロッ
クＣＫ１〜ＣＫＮのＡＮＤをとるＡＮＤゲート３-1〜３
-nの中で出力を得るのは、ＡＮＤゲート３-2だけとな
る。よって、ＡＮＤゲート３-1〜３-nの出力のＯＲをと
ることにより得られる書き込みクロックＷＣＫ（図３
(ｆ)）は、ＲＥＦの立ち上がり位相に最も近い立ち上が
り位相を有する相、すなわちＣＫ２（図３(ｅ)）とな
る。この状態は、ＣＬＲによりＪ−Ｋフリップフロップ
１-1〜１-nおよびＲ−Ｓフリップフロップ２-1〜２-nが
初期化されるまで維持される。ここで得られた書き込み
クロックＷＣＫは、従来発生したようなデューティ比の
悪化や欠けが全く無く、極めて望ましいものとなる。
フロップの出力ＲＱ１〜ＲＱＮとそれぞれの相のクロッ
クＣＫ１〜ＣＫＮのＡＮＤをとるＡＮＤゲート３-1〜３
-nの中で出力を得るのは、ＡＮＤゲート３-2だけとな
る。よって、ＡＮＤゲート３-1〜３-nの出力のＯＲをと
ることにより得られる書き込みクロックＷＣＫ（図３
(ｆ)）は、ＲＥＦの立ち上がり位相に最も近い立ち上が
り位相を有する相、すなわちＣＫ２（図３(ｅ)）とな
る。この状態は、ＣＬＲによりＪ−Ｋフリップフロップ
１-1〜１-nおよびＲ−Ｓフリップフロップ２-1〜２-nが
初期化されるまで維持される。ここで得られた書き込み
クロックＷＣＫは、従来発生したようなデューティ比の
悪化や欠けが全く無く、極めて望ましいものとなる。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
によると、以下のような効果がある。すなわち、本発明
の時間軸補正装置は、再生映像信号を標本化した標本化
データを保持するためのメモリと、再生映像信号に位相
的に同期する書き込みクロックを発生する書き込みクロ
ック発生手段と、標本化データを書き込みクロックで順
次書き込むとともに、再生映像信号に非同期で安定した
読み出しクロックで読み出すように前記メモリの動作を
制御するメモリ制御手段とを基本構成として備えたもの
であるので、基準クロックに対して、遅延線等により一
定間隔遅延させることにより作成された相互に一定の位
相差を有する多相クロックの中から、再生信号に位相同
期したクロックを選択して、再生信号の標本化データを
メモリに書き込む際の書き込みクロックとすることによ
り、非常に簡単な回路構成で時間軸誤差（ジッター）を
除去することが可能となる。
によると、以下のような効果がある。すなわち、本発明
の時間軸補正装置は、再生映像信号を標本化した標本化
データを保持するためのメモリと、再生映像信号に位相
的に同期する書き込みクロックを発生する書き込みクロ
ック発生手段と、標本化データを書き込みクロックで順
次書き込むとともに、再生映像信号に非同期で安定した
読み出しクロックで読み出すように前記メモリの動作を
制御するメモリ制御手段とを基本構成として備えたもの
であるので、基準クロックに対して、遅延線等により一
定間隔遅延させることにより作成された相互に一定の位
相差を有する多相クロックの中から、再生信号に位相同
期したクロックを選択して、再生信号の標本化データを
メモリに書き込む際の書き込みクロックとすることによ
り、非常に簡単な回路構成で時間軸誤差（ジッター）を
除去することが可能となる。
【図１】本発明による時間軸補正装置のクロック選択部
の一実施例を説明するための構成図である。
の一実施例を説明するための構成図である。
【図２】本発明の基準抜取動作のタイミングチャートで
ある。
ある。
【図３】本発明のクロック選択動作のタイミングチャー
トである。
トである。
【図４】本発明のＲ−Ｓフリップフロップの内部回路と
真理値表を示す図である。
真理値表を示す図である。
【図５】本発明及び従来の時間軸補正装置の構成図であ
る。
る。
【図６】従来のクロック選択部の構成図である。
【図７】従来の基準抜取動作及びクロック選択動作を示
すタイミングチャートである。
すタイミングチャートである。
１-1〜１-n…Ｊ−Ｋフリップフロップ、２-1〜２-n…Ｒ
−Ｓフリップフロップ、３-1〜３-n…ＡＮＤ回路、４…
ＯＲ回路、１１…基準抜取部、１２…多相クロック作成
部、１３…クロック選択部、１４…Ａ／Ｄコンバータ、
１５…書き込みアドレスカウンタ、１６…メモリ、１７
…読み出しアドレスカウンタ、１８…Ｄ／Ａコンバー
タ。
−Ｓフリップフロップ、３-1〜３-n…ＡＮＤ回路、４…
ＯＲ回路、１１…基準抜取部、１２…多相クロック作成
部、１３…クロック選択部、１４…Ａ／Ｄコンバータ、
１５…書き込みアドレスカウンタ、１６…メモリ、１７
…読み出しアドレスカウンタ、１８…Ｄ／Ａコンバー
タ。
Claims (1)
- 【請求項１】 再生映像信号を標本化した標本化データ
を保持するメモリと、再映像信号に位相的に同期する書
き込みクロックを発生する書き込みクロック発生手段
と、前記メモリに保持された標本化データを書き込みク
ロックで順次書き込むとともに、前記再生映像信号に非
同期で安定した読み出しクロックで読み出すように前記
メモリの動作を制御するメモリ制御手段とから成り、前
記書き込みクロック発生手段が、再生映像信号から再生
同期信号を検出する再生同期信号検出手段と、基準クロ
ックに基づいて相互に一定の位相差を有する複数のクロ
ックから成る多相クロックを発生する多相クロック発生
手段と、前記再生映像信号と一定の位相関係にある検出
パルスを発生する検出パルス発生手段と、該検出パルス
発生手段により発生する検出パルスと前記多相クロック
発生手段により発生する多相クロックがそれぞれＪ入力
とＣＫ入力に入力されるＪ−Ｋフリップフロップからな
る前記多相クロックの中から検出パルスの発生期間に状
態が変化するクロックを判別する変化クロック判別手段
と、該変化クロック判別手段の出力がそれぞれＲ入力お
よびＳ入力に入力される前記Ｊ−Ｋフリップフロップと
同数のＲ−Ｓフリップフロップと、該Ｒ−Ｓフリップフ
ロップの出力と前記多相クロックのＡＮＤをとるＡＮＤ
回路と、該ＡＮＤ回路の出力のＯＲをとるＯＲ回路とか
らなる前記変化クロック判別手段により判別された複数
のクロックの中から最も位相の進んだクロックを書き込
みクロックとして選択するクロック選択手段とを備えて
いることを特徴とする時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336644A JP2994520B2 (ja) | 1992-11-24 | 1992-11-24 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336644A JP2994520B2 (ja) | 1992-11-24 | 1992-11-24 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06165126A JPH06165126A (ja) | 1994-06-10 |
| JP2994520B2 true JP2994520B2 (ja) | 1999-12-27 |
Family
ID=18301300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336644A Expired - Fee Related JP2994520B2 (ja) | 1992-11-24 | 1992-11-24 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994520B2 (ja) |
-
1992
- 1992-11-24 JP JP4336644A patent/JP2994520B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06165126A (ja) | 1994-06-10 |
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Legal Events
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