JPH0514864A - クロツク発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で、入力映像信号に含まれるジッ
タに追従するクロックを得ることができるクロック発生
回路を提供すること。 【構成】 第１の位相比較手段（第１の位相比較回路）
２２により、基準クロックと目的のクロックに応じたク
ロックとを位相比較し、第２の位相比較手段（第２の位
相比較回路）４により、入力映像信号中の同期信号とバ
ースト信号とを位相比較し、これら第１、第２の位相比
較手段２２，４の出力を加算手段（加算器）２３により
加算し、該加算手段２３の出力に応じた周波数で発振手
段（電圧制御発振器）２５が発振するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号記録再生装置
等における入力映像信号に含まれるジッタに追従する所
定周波数のクロックを発生するクロック発生回路に関す
る。

【０００２】

【従来の技術】従来、上述したような入力映像信号に含
まれるジッタ（Ｊitter：まとまりのない変動）を除去
するディバイスとしては、ディジタルＴＢＣ（Ｔime ba
secollector：タイム・ベース・コレクタ）と呼ばれる
時間軸補正回路が公知である。

【０００３】これは、例えば、入力映像信号に含まれる
ジッタに追従するクロックをクロック発生回路により発
生し、このクロックで前記入力映像信号をサンプリング
してディジタル信号化してなるデータをメモリに書き込
み、再びそのデータを、１水平同期期間のジッタを考慮
してなる安定した一定のクロックでメモリから読み出し
てアナログ信号に変換することにより、ジッタを含まな
い入力映像信号を得ようとするものである。

【０００４】ここで、従来のディジタルＴＢＣの回路構
成を図２に示す。

【０００５】入力端子１から入力するジッタを含む映像
信号は、図３に示すように、水平同期信号及びバースト
信号を含んでいる。この入力端子１からジッタを含んだ
映像信号が入力されると、この映像信号に含まれている
水平同期信号及びバースト信号が同期信号分離回路２に
より分離されて、水平同期信号は位相同期回路（ＰＬ
Ｌ：Ｐhase lock loop）３に入力され、且つバースト信
号は位相比較回路４に入力される。

【０００６】位相同期回路３は、同期信号分離回路２で
分離された水平同期信号に位相ロックさせたバースト信
号と同一周波数のクロックを発生させる。位相比較回路
４は位相同期回路３の出力と同期信号分離回路２からの
バースト信号とを位相比較することによりベロシティー
エラーを検出する。

【０００７】位相比較回路４の出力は、レベル変換回路
５に入力されて、その出力レベルが調整された後、位相
シフト回路６に入力される。この位相シフト回路６は、
レベル変換回路５を介して位相比較回路４から供給され
る位相差信号に従い、位相同期回路３の出力クロックを
位相シフトする。これにより、バースト信号と同位相及
び同一周波数のクロックが得られる。

【０００８】位相シフト回路６の出力は、周波数逓倍回
路７に入力されて、Ｎ倍周波数の信号に変換される。

【０００９】これによりＡ／Ｄ変換回路８で入力端子１
から入力する映像信号をサンプリングしてメモリ回路９
へデータを書き込む。ここで図４を用いてジッタ除去の
様子を説明する。図４（ａ）中、曲線（イ）は、図２の
入力端子１から入力する映像信号のジッタを示す。

【００１０】この映像信号のジッタは図２の入力端子
１、同期信号分離回路２、位相同期回路３、位相比較回
路４、レベル変換回路５、位相シフト回路６、周波数逓
倍回路７、Ａ／Ｄ変換回路８、及びメモリ回路９により
構成される回路でバースト信号毎に除去されるため、バ
ースト信号のところではジッタは０となり時間の経過と
共に１水平同期期間内にも映像信号の位相は変化し、ジ
ッタ量が変化する。この１水平同期期間内の位相誤差は
ベロシティーエラーと呼ばれる。図４（ｂ）は、そのベ
ロシティーエラー量を示すグラフである（ここではベロ
シティーエラーを直線近似して示している）。図４
（ａ）、図４（ｂ）中、ｔ₁，ｔ₂，ｔ₃，ｔ₄，ｔ₅は、
図２の位相比較回路４で検出された位相誤差である。

【００１１】このベロシティーエラーを除去するために
図２のメモリ回路９に書き込んだデータをＤ／Ａ変換回
路１０でアナログデータに変換する際に、クロックをベ
ロシティーエラー分位相シフトさせる。

【００１２】以下、図２に基づいてその動作を説明す
る。

【００１３】図２中、１１は位相比較回路４の出力をア
ナログデータからディジタルデータに変換する第２Ａ／
Ｄ変換回路であり、タイミング信号発生回路１２により
１水平同期期間毎にディジタルデータに変換して第２メ
モリ回路１３へ書き込む。

【００１４】この第２メモリ回路１３に書き込まれたデ
ータは、クロック入力端子１４から入力されたバースト
信号と同じ周波数の基準クロックが入力する第２タイミ
ング信号発生回路１５から、１水平同期期間毎に発生す
るタイミング信号によって読み出されて、第２Ｄ／Ａ変
換回路１６でアナログ信号に変換される。

【００１５】この第２Ｄ／Ａ変換回路１６から出力され
たデータを基に図４（ｂ）に示すような鋸歯状のベロシ
ティーエラー補正波形信号を波形信号発生回路１７によ
り発生する。この波形信号発生回路１７の方式にはいろ
いろなものが考えられるが、ここでは直線近似による波
形を図３（ｂ）に示している。即ち、波形信号発生回路
１７では、第２Ｄ／Ａ変換回路１６より出力された電圧
Ｖに対して、１水平同期期間に０〜Ｖに直線的に変化す
るランプ波を発生する。

【００１６】波形信号発生回路１７により発生したベロ
シティーエラー補正波形信号は、第２レベル変換回路１
８でレベル調整された後、第２位相シフト回路１９へ出
力される。そのベロシティーエラー補正波形信号に従っ
て第２位相シフト回路１９では、クロック入力端子１４
から入力された基準クロックを位相シフトさせて、第２
周波数逓倍回路２０へ送り、ｎ倍周波数の信号に変換し
て第１メモリ回路９からの読み出しクロック及び第１Ｄ
／Ａ変換回路１０の変換クロックとして使用する。この
第２Ｄ／Ａ変換回路１０からの出力はクロック出力端子
２１から得られる。

【００１７】ここで、第２メモリ回路１３からのデータ
の読み出しタイミングは、第２メモリ回路１３からのデ
ータの読み出しタイミングより１水平同期期間先行して
いなければならない。これは、波形信号発生回路１７か
らベロシティーエラー補正波形信号を発生する場合に、
その１水平同期期間の最後のベロシティーエラー値が必
要となるからである。

【００１８】以上のようにして入力映像信号に含まれる
ジッタを除去することができる。

【００１９】

【発明が解決しようとする課題】しかし、上記従来例で
は、第２位相シフト回路１９と位相比較回路４の入出力
特性が異なるので、その相違を吸収するために第２レベ
ル変換回路１８が必要になる。

【００２０】従って、第２位相シフト回路１９から出力
されるクロックによって除去されるベロシティーエラー
と、位相比較回路４で実際に検出されたベロシティーエ
ラーとの間には、第２レベル変換回路１８の変換精度に
依存する誤差が存在する。

【００２１】特に、第２位相シフト回路１９及び位相比
較回路４の入出力特性が直線的でない場合、第２レベル
変換回路１８の回路構成は非常に複雑になり、レベル変
換精度も低くなってしまう。また、従来例では、第２位
相シフト回路１９及び第２周波数逓倍回路２０の回路構
成が複雑であるという問題点もある。

【００２２】本発明は上記事情に鑑みてなされたもの
で、簡単な構成で、入力映像信号に含まれるジッタに追
従するクロックを得ることができるクロック発生回路を
提供することを目的とする。

【００２３】

【課題を解決するための手段】斯かる目的を達成するた
め本発明のクロック発生回路は、入力映像信号に追従す
る所定周波数のクロックを発生する回路であって、安定
した基準クロックと目的のクロックに応じたクロックと
を位相比較する第１の位相比較手段と、前記入力映像信
号に含まれる同期信号とバースト信号とを位相比較する
第２の位相比較手段と、前記第１及び第２の位相比較手
段の出力を加算する加算手段と、該加算手段の出力に応
じた周波数で発振する発振手段とからなることを特徴と
するものである。

【００２４】

【作用】第１の位相比較手段及び発振手段はＰＬＬ回路
を構成し、従って、第２の位相比較手段の出力がゼロの
状態で位相シフトされるベロシティーエラーはゼロにな
り、このＰＬＬ回路の出力は基準入力クロックに位相同
期したクロックになるが、第２の位相比較手段の出力に
応じたベロシティーエラー分、位相シフトされて、最終
的に入力映像信号のジッタに追従するようになる。

【００２５】

【実施例】以下、本発明の一実施例を図１に基づき説明
する。

【００２６】図１は、本発明に係るクロック発生回路を
備えた時間軸補正回路のブロック構成図であり、この時
間軸補正回路は、破線で囲んだ部分以外は図２に示す従
来例と同じであるため、図面に同一符号を付してその説
明を省略する。

【００２７】図１中、２２は位相比較回路（第１の位相
比較手段）で、クロック入力端子１４から入力する安定
した基準クロックと、目的のクロックとを位相比較する
第１の位相比較回路（第１の位相比較手段）である。

【００２８】この第１の位相比較回路２２と、ベロシテ
ィーエラーを検出する第２の位相比較回路（第２の位相
比較手段）４は、互いに同じ内部構成で、しかも、同じ
入出力特性を持った回路である。２３は第１の位相比較
回路２２の出力と、ベロシティーエラー電圧値、即ち、
第２の位相比較回路４の出力とを加算する加算器（加算
手段）、２４は低域で十分なゲインを持つ、応答速度を
決めるためのループフィルタ、２５は発振手段である電
圧制御発振器（ＶＣＯ：Ｖoltage ControlledOscillato
r）、２６は電圧制御発振器２５の出力クロックをＮ分
周して第１の位相比較回路２２の一方の入力に供給する
分周回路である。

【００２９】なお、第１、第２の位相比較回路２２，４
は、互いにほぼ同一の入出力特性が得られれば、互いに
異なる回路構成でもよく、また、互いに入出力特性が異
なっても略同一の入出力特性になるように調整可能なも
のであればよい。

【００３０】次に、図１の破線で囲んだ部分の動作を説
明する。第１の位相比較回路２２、ループフィルタ２
４、電圧制御発振器２５、及び分周回路２６からなるル
ープは、ＰＬＬ回路Ａを構成しており、加算器２３の出
力がゼロのときにクロック出力端子２５ａ（即ち、電圧
制御発振器２５の出力）に所定周波数の目的クロックが
得られるように調整しておく。

【００３１】ここで、加算器２３への、ベロシティーエ
ラー電圧の入力電圧がＶ₁であると、ＰＬＬ回路Ａで
は、第１の位相比較回路２２の出力電圧が−Ｖ₁になる
ように位相ロックする。

【００３２】これは、第１の位相比較回路２２が、ベロ
シティーエラー検出のための第２の位相比較回路４と同
じ入出力特性である場合、この第２の位相比較回路４の
２つの入力の位相差が、検出されたベロシティーエラー
と絶対値が同じで、正負の符号が異なるだけであること
を示している。即ち、ベロシティーエラーが０〜φの直
線近似で求められたとき、ＰＬＬ回路Ａの出力クロック
に対する分周回路２６の出力クロックの位相差は、０〜
−φに直線的に変化する。即ち、クロック出力端子２１
には、ベロシティーエラーに追従するクロックが得られ
る。

【００３３】なお、図１におけるその他の動作は、図２
に示す従来例と同一であるから、その説明を省略する。

【００３４】

【発明の効果】上述した如く本発明によれば、非常に簡
単な構成で、映像信号の含まれるジッタに追従するクロ
ックを得ることができる。また、回路製造の際の調整要
素も少なくて済み、簡単に高精度を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るクロック発生回路を備
えた時間軸補正回路のブロック構成図である。

【図２】従来例のクロック発生回路を備えた時間軸補正
回路のブロック構成図である。

【図３】映像信号の波形図である。

【図４】ベロシティーエラーの様子を示す図である。

【符号の説明】

４ 位相比較回路（第２の位相比較手段） ２２ 位相比較回路（第１の位相比較手段） ２３ 加算器（加算手段） ２５ 電圧制御発振器（発振手段）

Claims (1)

1. 【特許請求の範囲】 【請求項１】 入力映像信号に追従する所定周波数のク
   ロックを発生する回路であって、安定した基準クロック
   と目的のクロックに応じたクロックとを位相比較する第
   １の位相比較手段と、前記入力映像信号に含まれる同期
   信号とバースト信号とを位相比較する第２の位相比較手
   段と、前記第１及び第２の位相比較手段の出力を加算す
   る加算手段と、該加算手段の出力に応じた周波数で発振
   する発振手段とからなることを特徴とするクロック発生
   回路。