JPH0530477A - 時間軸補正回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＶＴＲ等の早送り動作及び巻戻し動作等によ
り時間的に圧縮又は伸長された場合でも映像内容を確認
することができるようにした時間軸補正回路を提供する
こと。 【構成】 セット手段（制御回路）１６により入力映像
信号中の水平同期信号毎に書き込みアドレス発生カウン
タ（Ｎ分周カウンタ）９のカウンタ値を所定値にセット
し、前記入力映像信号に追従するクロックを発生するた
めの位相同期回路３内の発振器８の発振周波数を保持手
段（スイッチング回路）１５により一定値に保持するよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号記録再生装置
等における入力映像信号に含まれるジッタ（Jitter：ま
とまりのない変動）を除去する時間軸補正回路に関す
る。

【０００２】

【従来の技術】従来、ディジタルＴＢＣ（Time base co
rrector：タイムベースコレクタ）と呼ばれる時間軸補
正回路が公知である。

【０００３】これは、例えば、入力映像信号に含まれる
ジッタに追従するクロックをクロック発生回路により発
生し、このクロックでこの入力映像信号をサンプリング
してディジタル信号化してなるデータをメモリ回路に書
き込み、再びそのデータを安定した一定のクロックでメ
モリ回路から読み出してアナログ信号に変換することに
より、ジッタを含まない入力映像信号を得ようとするも
のである。

【０００４】ここで、従来の時間軸補正回路の構成を図
２に示す。

【０００５】同図中、１は入力端子で、この入力端子１
からジッタを含んだ映像信号が同期信号分離回路２に入
力されると、この映像信号に含まれている水平同期信
号、垂直同期信号、及びバースト信号が同期信号分離回
路２により分離されて、水平同期信号は位相同期回路
（ＰＬＬ：Phase locked loop）３に、垂直同期信号は
書き込みアドレス発生器４に、バースト信号は第１位相
比較回路５にそれぞれ入力される。

【０００６】位相同期回路３は、後述する帰還クロック
と前記水平同期信号とを位相比較する第２位相比較回路
６と、応答速度を決めるためのループフィルタ７と、第
２位相比較回路６の出力に応じて発振周波数が制御され
る発振器（ＶＣＯ：Voltagecontrolled oscillator：電
圧制御発振器）８と、Ｎ分周カウンタ（書き込みアドレ
ス発生カウンタ）９とを有し、水平同期信号に位相ロッ
クさせたバースト信号のＭ倍の周波数のクロックを発生
させる。

【０００７】この位相同期回路３により発生したクロッ
クをＭ分周カウンタ１０によりＭ分周した信号と、バー
スト信号との位相差（但し、バースト信号の１周期内±
１８０°）を第１位相比較回路５により検出し、その位
相差分だけ、クロックの周波数に見合った位相を位相シ
フト回路１１によりシフトさせ、バースト信号との位相
を合わせた後、Ａ／Ｄ変換するのに必要なバースト信号
のＭ倍の周波数のクロックが位相シフト回路１１から出
力され、映像信号に含まれるジッタに追従したクロック
が得られる。

【０００８】同時に、Ｎ分周カウンタ９のカウンタ値
は、Ａ／Ｄ変換器１２により入力映像信号をサンプリン
グしたデータの１水平同期期間内のアドレスであり、そ
の内容は書き込みアドレス発生器４に送られる。この書
き込みアドレス発生器４は、同期信号分離回路２から得
られた垂直同期信号とＮ分周カウンタ９からの信号によ
り、メモリ回路１３に書き込むためのアドレスを発生す
る。

【０００９】上述のアドレスにＡ／Ｄ変換器１２のデー
タを位相シフト回路１１からのクロックで書き込むこと
により、メモリ回路１３には時間軸に対応したデータが
書き込まれ、図示していないが安定したクロックでメモ
リ回路１３に書き込まれているデータを読み出し、この
データを出力端子１４から出力させて、図示しないＤ／
Ａ変換器によりアナログ信号に変換することで、ジッタ
を除去した映像信号を得ることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の時間軸補正回路では、ＶＴＲ（ビデオテープレコー
ダ）の早送り動作及び巻戻し動作等により時間的に圧縮
又は伸長された映像信号が入力された場合、位相同期回
路３の位相ロックレンジ内であれば通常の再生映像を得
ることができるが、上記ロックレンジを越えた場合に
は、映像は乱れ、その内容を確認することは不可能であ
った。

【００１１】本発明は上記事情に鑑みてなされたもの
で、ＶＴＲ等の早送り動作及び巻戻し動作等により時間
的に圧縮又は伸長された映像信号が入力された場合で
も、映像内容を確認することができるようにした時間軸
補正回路を提供することを目的としている。

【００１２】

【課題を解決するための手段】上述の目的を達成するた
め本発明の時間軸補正回路は、入力映像信号に追従する
所定周波数のクロックとメモリ回路への書き込みアドレ
スを発生する回路であって、書き込みアドレス発生カウ
ンタのカウンタ値を前記入力映像信号中の水平同期信号
毎に所定値にセットするセット手段と、前記クロックを
発生するための位相同期回路内の発振器の発振周波数を
一定の値に保持する保持手段とを備えたことを特徴とす
るものである。

【００１３】

【作用】セット手段により入力映像信号中の水平同期信
号毎に書き込みアドレス発生カウンタのカウンタ値が所
定値にセットされ、前記入力映像信号に追従するクロッ
クを発生するための位相同期回路内の発振器の発振周波
数が保持手段により一定の値に保持される。

【００１４】

【実施例】以下、本発明の一実施例を図１に基づき説明
する。

【００１５】なお、本実施例において、上述した図２に
示す従来の時間軸補正回路と同一構成部分については、
図面に同一符号を付して説明する。

【００１６】図１は本発明に係る時間軸補正回路のブロ
ック構成図であり、この時間軸補正回路は、図２に示す
従来の時間軸補正回路に、保持手段であるスイッチング
回路（信号選択回路）１５と、セット手段である制御回
路１６とを付加したものである。

【００１７】スイッチング回路１５は、位相同期回路３
の第２位相比較回路６とループフィルタ７との間に介装
されている。そして、第２位相比較回路６からの誤差信
号は、スイッチング回路１５を介してループフィルタ７
に入力される。

【００１８】スイッチング回路１５は、第１，第２，第
３固定接点１５₁，１５₂，１５₃と、１つの可動接点１
５₄とを有している。第１固定接点１５₁は第２位相比較
回路６の出力ラインに接続され、第２及び第３固定接点
１５₂，１５₃は発振器８の発振周波数を上限または下限
にするための電圧ＤＣ₁及びＤＣ₂の出力ラインにそれぞ
れ接続され、可動接点１５₄はループフィルタ７の入力
ラインに接続されている。

【００１９】そして、可動接点１５₄を第１〜第３固定
接点１５₁〜１５₃に択一的に接続することにより、出力
信号を選択することができるようになっている。

【００２０】制御回路１６は同期信号分離回路２の水平
同期信号出力ラインと、スイッチング回路１５の制御信
号入力ラインと、Ｎ分周カウンタ９の制御信号入力ライ
ンとにそれぞれ接続されている。ＶＴＲが早送り動作或
は巻戻し動作等により、発振器８の制御範囲である場
合、制御回路１６は、その入力端子１７から前記早送り
動作或は巻戻し動作等の動作モード情報信号が入力され
ることにより、スイッチング回路１６の出力を電圧ＤＣ
₁またはＤＣ₂に切り換える制御信号を出力すると同時
に、同期信号分離回路２から出力される水平同期信号を
基に、この水平同期信号毎にＮ分周カウンタ９のカウン
ト値を所定の値にセットする制御信号を出力する。

【００２１】次に、上記構成による時間軸補正回路の動
作を説明する。

【００２２】通常、位相同期回路３が動作して位相ロッ
クしているときは、第２位相比較回路６からの誤差信号
は、スイッチング回路１５の第１固定接点１５₁及び可
動接点１５₄を介してループフィルタ７に入力される。

【００２３】そして、ＶＴＲが早送り動作或は巻戻し動
作等により、位相同期回路３の制御範囲外である場合
は、その早送り動作或は巻戻し動作モード情報が制御回
路１６に、その入力端子１７から入力される。

【００２４】すると、この制御回路１６からスイッチン
グ回路１５に制御信号が出力されることにより、第２、
第３固定接点１５₂，１５₃のいずれかに可動接点１５₄
が切り換え接続され、電圧ＤＣ₁またはＤＣ₂がループフ
ィルタ７を介して発振器８に出力され、これにより、こ
の発振器８が一定周波数で発振する。

【００２５】なお、入力端子１からの入力映像信号が圧
縮されている場合、発振器８の発振周波数が高くなる値
に、逆に前記入力映像信号が伸長されている場合は、前
記発振周波数が低くなる値に、スイッチング回路１５を
切換制御すればよい。

【００２６】また、Ｎ分周カウンタ９は、通常、位相同
期回路３の位相ロック時、水平同期信号に同期したリン
グカウンタ動作を行なうため、そのカウンタ値はメモリ
回路１３への書き込みアドレスを発生する書き込みアド
レス発生器４に時間的に対応して送られる。

【００２７】つまり、Ｎ分周カウンタ９のカウンタ値は
１水平同期期間内のサンプリングデータのアドレスを示
すことになる。

【００２８】位相ロックレンジ外の映像信号が入力端子
１から入力された場合は、１水平同期期間内のサンプリ
ングデータ数が変化してしまうものであり、Ｎ分周カウ
ンタ９のカウンタ値をそのまま書き込みアドレス発生器
４に送ると、変化したサンプリングデータ数の分だけ、
次の水平同期期間に、前または後にずれてメモリ回路１
３に書き込んでしまう。

【００２９】従って、メモリ回路１３から読み出されて
出力される映像信号は、水平ライン毎に位相がずれた信
号となり、モニタ上では乱れた映像となってしまう。

【００３０】そこで、本発明では、位相ロックレンジ外
のとき、入力される水平同期信号毎に、Ｎ分周カウンタ
９のカウント値を制御回路１６により所定値にセットま
たはリセットすることで、メモリ回路１３には、１水平
同期期間内のデータ数は変化するが、水平同期信号に対
する相対的なデータの位置関係は保持される。

【００３１】従って、データがメモリ回路１３から安定
した信号で読み出されて、出力される映像信号は、水平
同期期間の周期が合っており、モニタ上では、横方向に
圧縮または伸長された映像として出力される。

【００３２】このため、映像の内容を容易に確認するこ
とができる。

【００３３】なお、上記実施例においては、スイッチン
グ回路１５を位相同期回路３の第２位相比較回路６とル
ープフィルタ７との間に介装したが、これに限られるこ
となく、ループフィルタ７と発振器８との間に介装して
もよいことは勿論である。

【００３４】

【発明の効果】以上の如く本発明によれば、ＶＴＲ等の
早送り動作及び巻戻し動作等により時間的に圧縮又は伸
長された場合でも、映像内容を確認することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る時間軸補正回路のブロ
ック構成図である。

【図２】従来の時間軸補正回路のブロック構成図であ
る。

【符号の説明】

３ 位相同期回路 ８ 発振器（ＶＣＯ） ９ Ｎ分周カウンタ（書き込みアドレス発生カウンタ） １５ スイッチング回路（保持手段） １６ 制御回路（セット手段）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力映像信号に追従する所定周波数のク
   ロックとメモリ回路への書き込みアドレスを発生する回
   路であって、 書き込みアドレス発生カウンタのカウンタ値を前記入力
   映像信号中の水平同期信号毎に所定値にセットするセッ
   ト手段と、前記クロックを発生するための位相同期回路
   内の発振器の発振周波数を一定の値に保持する保持手段
   とを備えたことを特徴とする時間軸補正回路。
2. 【請求項２】 前記保持手段は前記発振器の入力を所定
   値とするためのスイッチング回路からなることを特徴と
   する請求項１記載の時間軸補正回路。