JP2728586B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JP2728586B2 JP2728586B2 JP3321920A JP32192091A JP2728586B2 JP 2728586 B2 JP2728586 B2 JP 2728586B2 JP 3321920 A JP3321920 A JP 3321920A JP 32192091 A JP32192091 A JP 32192091A JP 2728586 B2 JP2728586 B2 JP 2728586B2
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Description
【０００１】
【産業上の利用分野】本発明は、ビデオデープレコーダ
等の記録再生装置における時間軸補正装置に関するもの
であり、詳細には、メモリへの書き込みクロック信号や
読み出しクロック信号を形成するための基準クロック信
号として、入力信号や出力信号等に基づいて位相ロック
・ループ（Phase Locked Loop ）により形成したクロッ
ク信号を用いることにより、１水平走査期間（以下、１
Ｈと記す）内の速度誤差（以下、ベロシティエラーと記
す）を含めた時間軸誤差（以下、ジッターと記す）の除
去を可能にする時間軸補正装置に関するものである。
等の記録再生装置における時間軸補正装置に関するもの
であり、詳細には、メモリへの書き込みクロック信号や
読み出しクロック信号を形成するための基準クロック信
号として、入力信号や出力信号等に基づいて位相ロック
・ループ（Phase Locked Loop ）により形成したクロッ
ク信号を用いることにより、１水平走査期間（以下、１
Ｈと記す）内の速度誤差（以下、ベロシティエラーと記
す）を含めた時間軸誤差（以下、ジッターと記す）の除
去を可能にする時間軸補正装置に関するものである。
【０００２】
【従来の技術】従来、入力信号に含まれているジッター
を除去するための時間軸補正装置は、図７に示すよう
に、入力信号に同期したクロックによりサンプリングさ
れてＡ／Ｄコンバータ５１によってデジタル化された入
力信号データを、同様に、入力信号データに同期した書
き込みクロック信号によってメモリ５２に書き込んだ後
に、安定した読み出しクロック信号により読み出すよう
に構成されており、入力信号が有するジッターは、メモ
リ５２に書き込まれた時点で除去されるようになってい
る。
を除去するための時間軸補正装置は、図７に示すよう
に、入力信号に同期したクロックによりサンプリングさ
れてＡ／Ｄコンバータ５１によってデジタル化された入
力信号データを、同様に、入力信号データに同期した書
き込みクロック信号によってメモリ５２に書き込んだ後
に、安定した読み出しクロック信号により読み出すよう
に構成されており、入力信号が有するジッターは、メモ
リ５２に書き込まれた時点で除去されるようになってい
る。
【０００３】従って、上記のように構成された時間軸補
正装置においては、メモリ５２への書き込みクロック信
号をいかに入力信号に同期させるかが時間軸補正装置と
しての性能を決定することになり、従来の時間軸補正装
置は、基準抜取部５３とクロック選択部５４と多相クロ
ック作成部５５とを用いることによって、書き込みクロ
ック信号と入力信号とを同期させるようになっている。
正装置においては、メモリ５２への書き込みクロック信
号をいかに入力信号に同期させるかが時間軸補正装置と
しての性能を決定することになり、従来の時間軸補正装
置は、基準抜取部５３とクロック選択部５４と多相クロ
ック作成部５５とを用いることによって、書き込みクロ
ック信号と入力信号とを同期させるようになっている。
【０００４】即ち、従来の時間軸補正装置は、基準抜取
部５３によってバースト信号の一部を抜き取ることによ
り、入力信号に同期した１Ｈ毎の入力同期信号ＲＥＦ
Ｈ、クロック選択の基準となるクロック選択信号ＲＥ
Ｆ、およびクロック選択信号ＲＥＦに対して僅かに先行
し１Ｈ毎にクロック選択部５４を初期化するクリア信号
ＣＬＲを形成させるようになっていると共に、多相クロ
ック作成部５５によって、入力信号と位相的に非同期な
安定した書き込み用基準クロック信号を基にして、微小
な位相差を有した多相クロック信号ＣＫ１〜ＣＫＮを形
成させるようになっている。
部５３によってバースト信号の一部を抜き取ることによ
り、入力信号に同期した１Ｈ毎の入力同期信号ＲＥＦ
Ｈ、クロック選択の基準となるクロック選択信号ＲＥ
Ｆ、およびクロック選択信号ＲＥＦに対して僅かに先行
し１Ｈ毎にクロック選択部５４を初期化するクリア信号
ＣＬＲを形成させるようになっていると共に、多相クロ
ック作成部５５によって、入力信号と位相的に非同期な
安定した書き込み用基準クロック信号を基にして、微小
な位相差を有した多相クロック信号ＣＫ１〜ＣＫＮを形
成させるようになっている。
【０００５】そして、上記の基準抜取部５３および多相
クロック作成部５５によって形成された信号ＲＥＦ・Ｃ
ＬＲ・ＣＫ１〜ＣＫＮをクロック選択部５４に入力さ
せ、これらの信号ＲＥＦ・ＣＬＲ・ＣＫ１〜ＣＫＮを基
にして、クロック選択信号ＲＥＦの立ち上がり位相に最
も近い立ち上がり位相を有する信号を多相クロック信号
ＣＫ１〜ＣＫＮから選択させ、選択された例えば多相ク
ロック信号ＣＫ２を書き込みクロック信号ＷＣＫとして
用いることによって、書き込みクロック信号ＷＣＫを入
力信号に同期させるようになっている（図２参照）。
クロック作成部５５によって形成された信号ＲＥＦ・Ｃ
ＬＲ・ＣＫ１〜ＣＫＮをクロック選択部５４に入力さ
せ、これらの信号ＲＥＦ・ＣＬＲ・ＣＫ１〜ＣＫＮを基
にして、クロック選択信号ＲＥＦの立ち上がり位相に最
も近い立ち上がり位相を有する信号を多相クロック信号
ＣＫ１〜ＣＫＮから選択させ、選択された例えば多相ク
ロック信号ＣＫ２を書き込みクロック信号ＷＣＫとして
用いることによって、書き込みクロック信号ＷＣＫを入
力信号に同期させるようになっている（図２参照）。
【０００６】
【発明が解決しようとする課題】これにより、上記従来
の時間軸補正装置においては、１Ｈの前縁に位置するバ
ースト信号を基にして形成されたクロック選択信号ＲＥ
Ｆによって、書き込みクロック信号ＷＣＫを入力信号に
同期させているため、１Ｈの前半部では十分効果的にジ
ッターを除去することができるようになっている。とこ
ろが、この時間軸補正装置では、書き込みクロック信号
ＷＣＫが入力信号と位相的に非同期な書き込み用基準ク
ロック信号を用いて形成されているため、１Ｈの後半部
に進むに従って徐々に蓄積されてくるベロシティエラー
に起因する位相誤差に対しては十分な対応ができず、ベ
ロシティエラーを含むジッターを１Ｈ全体にわたって高
精度に除去することができないという問題がある。
の時間軸補正装置においては、１Ｈの前縁に位置するバ
ースト信号を基にして形成されたクロック選択信号ＲＥ
Ｆによって、書き込みクロック信号ＷＣＫを入力信号に
同期させているため、１Ｈの前半部では十分効果的にジ
ッターを除去することができるようになっている。とこ
ろが、この時間軸補正装置では、書き込みクロック信号
ＷＣＫが入力信号と位相的に非同期な書き込み用基準ク
ロック信号を用いて形成されているため、１Ｈの後半部
に進むに従って徐々に蓄積されてくるベロシティエラー
に起因する位相誤差に対しては十分な対応ができず、ベ
ロシティエラーを含むジッターを１Ｈ全体にわたって高
精度に除去することができないという問題がある。
【０００７】従って、本発明においては、ベロシティエ
ラーを含むジッターを１Ｈ全体にわたって高精度に補正
して除去することができる時間軸補正装置を提供するこ
とを目的としている。
ラーを含むジッターを１Ｈ全体にわたって高精度に補正
して除去することができる時間軸補正装置を提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】請求項１および請求項２
の発明の時間軸補正装置は、上記課題を解決するため
に、書き込み用基準クロック信号に対して一定間隔遅延
させて形成された多相クロック信号から選択された信号
を、入力信号が有する時間軸変動に同期した書き込みク
ロック信号として用いることによって入力信号をメモリ
に書き込むと共に、読み出し用基準クロック信号によっ
て上記メモリの入力信号を読み出すことにより、入力信
号に含まれる時間軸誤差を除去するものであって、下記
の特徴を有している。
の発明の時間軸補正装置は、上記課題を解決するため
に、書き込み用基準クロック信号に対して一定間隔遅延
させて形成された多相クロック信号から選択された信号
を、入力信号が有する時間軸変動に同期した書き込みク
ロック信号として用いることによって入力信号をメモリ
に書き込むと共に、読み出し用基準クロック信号によっ
て上記メモリの入力信号を読み出すことにより、入力信
号に含まれる時間軸誤差を除去するものであって、下記
の特徴を有している。
【０００９】即ち、請求項１の時間軸補正装置は、書き
込み用基準クロック信号が位相ロック・ループにより上
記入力信号の１水平走査期間における周波数変動に追従
するように形成されていることを特徴としている。
込み用基準クロック信号が位相ロック・ループにより上
記入力信号の１水平走査期間における周波数変動に追従
するように形成されていることを特徴としている。
【００１０】また、請求項２の時間軸補正装置は、読み
出し用基準クロック信号がメモリから読み出された入力
信号および基準信号に基づいて位相ロック・ループによ
り形成されていることを特徴としている。
出し用基準クロック信号がメモリから読み出された入力
信号および基準信号に基づいて位相ロック・ループによ
り形成されていることを特徴としている。
【００１１】
【作用】請求項１の構成によれば、書き込み用基準クロ
ック信号から形成された書き込みクロック信号は、書き
込み用基準クロック信号が位相ロック・ループにより入
力信号の１Ｈにおける周波数変動に追従するように形成
されているため、入力信号のベロシティエラーに対して
周波数を変更しながら追従し、入力信号の１Ｈ全体にわ
たって入力信号の位相に高精度に同期することになる。
従って、メモリから読み出された入力信号は、書き込み
クロック信号によってベロシティエラーを含むジッター
が１Ｈ全体にわたって高精度に補正されて除去されるこ
とになる。
ック信号から形成された書き込みクロック信号は、書き
込み用基準クロック信号が位相ロック・ループにより入
力信号の１Ｈにおける周波数変動に追従するように形成
されているため、入力信号のベロシティエラーに対して
周波数を変更しながら追従し、入力信号の１Ｈ全体にわ
たって入力信号の位相に高精度に同期することになる。
従って、メモリから読み出された入力信号は、書き込み
クロック信号によってベロシティエラーを含むジッター
が１Ｈ全体にわたって高精度に補正されて除去されるこ
とになる。
【００１２】また、請求項２の構成によれば、読み出し
用基準クロック信号が、メモリから読み出された入力信
号および基準信号に基づいて形成されているため、位相
ロック・ループによって基準信号に対して位相追従する
ように周波数を変化させることになる。従って、読み出
し用基準クロック信号によりメモリから読み出された入
力信号は、メモリへの書き込み時に生じたベロシティエ
ラーを含めたジッターが１Ｈ全体にわたって高精度に補
正されて除去されることになる。
用基準クロック信号が、メモリから読み出された入力信
号および基準信号に基づいて形成されているため、位相
ロック・ループによって基準信号に対して位相追従する
ように周波数を変化させることになる。従って、読み出
し用基準クロック信号によりメモリから読み出された入
力信号は、メモリへの書き込み時に生じたベロシティエ
ラーを含めたジッターが１Ｈ全体にわたって高精度に補
正されて除去されることになる。
【００１３】
【実施例】〔実施例１〕 本発明の一実施例を図１ないし図３に基づいて説明すれ
ば、以下の通りである。
ば、以下の通りである。
【００１４】本実施例に係る時間軸補正装置には、図１
に示すように、時間軸の基準となる負同期信号およびバ
ースト信号が付加された入力信号と、後述のメモリ１０
から入力信号データｅを読み出す際に使用される安定し
た周波数を有する読み出しクロック信号とが入力される
ようになっており、入力信号は、基準抜取部１およびＡ
／Ｄコンバータ８に入力されるようになっている。
に示すように、時間軸の基準となる負同期信号およびバ
ースト信号が付加された入力信号と、後述のメモリ１０
から入力信号データｅを読み出す際に使用される安定し
た周波数を有する読み出しクロック信号とが入力される
ようになっており、入力信号は、基準抜取部１およびＡ
／Ｄコンバータ８に入力されるようになっている。
【００１５】上記の基準抜取部１は、入力信号の負同期
信号から水平同期信号ＨＳＹＮＣを分離し、この水平同
期信号ＨＳＹＮＣを基準としてバーストゲート信号ＢＧ
を形成するようになっていると共に、このバーストゲー
ト信号ＢＧを用いてバースト信号の一部を抜き取ること
により入力信号に同期した１Ｈ毎の入力同期信号ＲＥＦ
Ｈを形成するようになっている。さらに、この基準抜取
部１は、入力同期信号ＲＥＦＨから時間軸の基準となる
クロック選択信号ＲＥＦおよびクロック選択信号ＲＥＦ
に対して僅かに先行するクリア信号ＣＬＲを形成するよ
うにもなっている。
信号から水平同期信号ＨＳＹＮＣを分離し、この水平同
期信号ＨＳＹＮＣを基準としてバーストゲート信号ＢＧ
を形成するようになっていると共に、このバーストゲー
ト信号ＢＧを用いてバースト信号の一部を抜き取ること
により入力信号に同期した１Ｈ毎の入力同期信号ＲＥＦ
Ｈを形成するようになっている。さらに、この基準抜取
部１は、入力同期信号ＲＥＦＨから時間軸の基準となる
クロック選択信号ＲＥＦおよびクロック選択信号ＲＥＦ
に対して僅かに先行するクリア信号ＣＬＲを形成するよ
うにもなっている。
【００１６】上記の基準抜取部１は、位相比較部２およ
びクロック選択部７に接続されており、クロック選択信
号ＲＥＦを位相比較部２へ出力するようになっていると
共に、クロック選択信号ＲＥＦおよびクリア信号ＣＬＲ
をクロック選択部７へ出力するようになっている。クロ
ック選択信号ＲＥＦが入力される位相比較部２は、ＬＰ
Ｆ回路３に接続されており、１／Ｎ回路５から入力され
る比較信号ａの位相とクロック選択信号ＲＥＦの位相と
を比較し、位相誤差に基づいた信号をＬＰＦ回路３へ出
力するようになっている。そして、ＬＰＦ回路３は、Ｖ
ＣＯ回路４に接続されており、上記の位相誤差に基づい
た信号を平滑化して位相誤差信号ｂとしてＶＣＯ回路４
へ出力するようになっている。
びクロック選択部７に接続されており、クロック選択信
号ＲＥＦを位相比較部２へ出力するようになっていると
共に、クロック選択信号ＲＥＦおよびクリア信号ＣＬＲ
をクロック選択部７へ出力するようになっている。クロ
ック選択信号ＲＥＦが入力される位相比較部２は、ＬＰ
Ｆ回路３に接続されており、１／Ｎ回路５から入力され
る比較信号ａの位相とクロック選択信号ＲＥＦの位相と
を比較し、位相誤差に基づいた信号をＬＰＦ回路３へ出
力するようになっている。そして、ＬＰＦ回路３は、Ｖ
ＣＯ回路４に接続されており、上記の位相誤差に基づい
た信号を平滑化して位相誤差信号ｂとしてＶＣＯ回路４
へ出力するようになっている。
【００１７】上記のＶＣＯ回路４は、位相誤差信号ｂに
基づいて発振周波数を変更するようになっており、ＶＣ
Ｏ回路４の出力を１／Ｎ分周する１／Ｎ回路５を介して
位相比較部２に接続されている。これにより、これらの
位相比較部２、ＬＰＦ回路３、ＶＣＯ回路４、および１
／Ｎ回路５は、位相ロック・ループを構成するようにな
っており、この位相ロック・ループは、クロック選択信
号ＲＥＦとＶＣＯ回路４の出力を１／Ｎ分周した比較信
号ａとを位相比較部２によって位相比較させ、ＬＰＦ３
を含めて得られた位相誤差信号ｂによりＶＣＯ回路４を
駆動して、入力信号に同期した書き込み用基準クロック
信号となるクロック信号ｃを形成するようになってい
る。
基づいて発振周波数を変更するようになっており、ＶＣ
Ｏ回路４の出力を１／Ｎ分周する１／Ｎ回路５を介して
位相比較部２に接続されている。これにより、これらの
位相比較部２、ＬＰＦ回路３、ＶＣＯ回路４、および１
／Ｎ回路５は、位相ロック・ループを構成するようにな
っており、この位相ロック・ループは、クロック選択信
号ＲＥＦとＶＣＯ回路４の出力を１／Ｎ分周した比較信
号ａとを位相比較部２によって位相比較させ、ＬＰＦ３
を含めて得られた位相誤差信号ｂによりＶＣＯ回路４を
駆動して、入力信号に同期した書き込み用基準クロック
信号となるクロック信号ｃを形成するようになってい
る。
【００１８】上記のＶＣＯ回路４は、１／Ｎ回路５の
他、多相クロック作成部６にも接続されており、この多
相クロック作成部６は、ＶＣＯ回路４から入力されたク
ロック信号ｃに対し遅延線を用いて微小な位相差を有す
る多相クロック信号ＣＫ１〜ＣＫＮを形成するようにな
っている。そして、この多相クロック作成部６は、クロ
ック選択部７に接続されており、クロック選択部７へ多
相クロック信号ＣＫ１〜ＣＫＮを出力するようになって
いる。
他、多相クロック作成部６にも接続されており、この多
相クロック作成部６は、ＶＣＯ回路４から入力されたク
ロック信号ｃに対し遅延線を用いて微小な位相差を有す
る多相クロック信号ＣＫ１〜ＣＫＮを形成するようにな
っている。そして、この多相クロック作成部６は、クロ
ック選択部７に接続されており、クロック選択部７へ多
相クロック信号ＣＫ１〜ＣＫＮを出力するようになって
いる。
【００１９】上記のクロック選択部７は、図２に示すよ
うに、多相クロック信号ＣＫ１〜ＣＫＮの数量Ｎに等し
い数量ＮのＪ−Ｋフリップフロップ回路ＦＦ１〜ＦＦＮ
を有している。これらのＪ−Ｋフリップフロップ回路Ｆ
Ｆ１〜ＦＦＮは、クロック選択信号ＲＥＦが入力される
Ｊ入力端子、多相クロック信号ＣＫ１〜ＣＫＮが入力さ
れるＣＫ入力端子、Ｌレベルの電圧が印加されたＫ入力
端子、クリア信号ＣＬＲが入力されるＣＬＲ入力端子、
および出力端子Ｑを有している。
うに、多相クロック信号ＣＫ１〜ＣＫＮの数量Ｎに等し
い数量ＮのＪ−Ｋフリップフロップ回路ＦＦ１〜ＦＦＮ
を有している。これらのＪ−Ｋフリップフロップ回路Ｆ
Ｆ１〜ＦＦＮは、クロック選択信号ＲＥＦが入力される
Ｊ入力端子、多相クロック信号ＣＫ１〜ＣＫＮが入力さ
れるＣＫ入力端子、Ｌレベルの電圧が印加されたＫ入力
端子、クリア信号ＣＬＲが入力されるＣＬＲ入力端子、
および出力端子Ｑを有している。
【００２０】上記のＪ−Ｋフリップフロップ回路ＦＦ１
〜ＦＦＮの出力端子Ｑは、２入力のＡＮＤ回路１４…の
一方の入力端子にそれぞれ接続されており、ＡＮＤ回路
１４…の他方の入力端子には、多相クロック信号ＣＫ１
〜ＣＫＮがそれぞれ入力されるようになっている。そし
て、これらのＡＮＤ回路１４…の出力端子は、Ｎ入力の
ＯＲ回路１５の入力端子にそれぞれ接続されており、Ｏ
Ｒ回路１５は、クロック選択信号ＲＥＦの立ち上がり位
相に最も近い立ち上がり位相を有する信号を多相クロッ
ク信号ＣＫ１〜ＣＫＮから選択し、書き込みクロック信
号ＷＣＫとして出力するようになっている。
〜ＦＦＮの出力端子Ｑは、２入力のＡＮＤ回路１４…の
一方の入力端子にそれぞれ接続されており、ＡＮＤ回路
１４…の他方の入力端子には、多相クロック信号ＣＫ１
〜ＣＫＮがそれぞれ入力されるようになっている。そし
て、これらのＡＮＤ回路１４…の出力端子は、Ｎ入力の
ＯＲ回路１５の入力端子にそれぞれ接続されており、Ｏ
Ｒ回路１５は、クロック選択信号ＲＥＦの立ち上がり位
相に最も近い立ち上がり位相を有する信号を多相クロッ
ク信号ＣＫ１〜ＣＫＮから選択し、書き込みクロック信
号ＷＣＫとして出力するようになっている。
【００２１】上記のＯＲ回路１５の出力端子は、図１に
示すように、Ａ／Ｄコンバータ８および書き込みアドレ
スカウンタ９に接続されており、書き込みクロック信号
ＷＣＫを書き込みアドレスカウンタ９へ出力するように
なっていると共に、書き込みクロック信号ＷＣＫをサン
プリングクロックとしてＡ／Ｄコンバータ８へ出力する
ようになっている。そして、Ａ／Ｄコンバータ８は、ク
ロック選択部７から供給されたサンプリングクロックに
基づいて入力信号をデジタル化し、入力信号データｅと
してメモリ１０へ出力するようになっている。また、書
き込みアドレスカウンタ９は、書き込みクロック信号Ｗ
ＣＫの入力毎に更新される書き込み用アドレス信号ｄを
形成してメモリ１０へ出力するようになっており、メモ
リ１０は、書き込み用アドレス信号ｄに従って指定され
たアドレスに入力信号データｅを書き込むようになって
いる。
示すように、Ａ／Ｄコンバータ８および書き込みアドレ
スカウンタ９に接続されており、書き込みクロック信号
ＷＣＫを書き込みアドレスカウンタ９へ出力するように
なっていると共に、書き込みクロック信号ＷＣＫをサン
プリングクロックとしてＡ／Ｄコンバータ８へ出力する
ようになっている。そして、Ａ／Ｄコンバータ８は、ク
ロック選択部７から供給されたサンプリングクロックに
基づいて入力信号をデジタル化し、入力信号データｅと
してメモリ１０へ出力するようになっている。また、書
き込みアドレスカウンタ９は、書き込みクロック信号Ｗ
ＣＫの入力毎に更新される書き込み用アドレス信号ｄを
形成してメモリ１０へ出力するようになっており、メモ
リ１０は、書き込み用アドレス信号ｄに従って指定され
たアドレスに入力信号データｅを書き込むようになって
いる。
【００２２】また、上記のメモリ１０には、Ａ／Ｄコン
バータ８および書き込みアドレスカウンタ９の他、読み
出しアドレスカウンタ１１も接続されており、この読み
出しアドレスカウンタ１１は、読み出し用基準クロック
信号の入力毎に更新される読み出し用アドレス信号ｆを
形成してメモリ１０へ出力するようになっている。そし
て、メモリ１０は、読み出し用アドレス信号ｆに従って
指定されたアドレスに記憶された入力信号データｅをＤ
／Ａコンバータ１２へ出力するようになっており、Ｄ／
Ａコンバータ１２は、入力信号データｅをアナログ信号
化して出力信号を形成するようになっている。
バータ８および書き込みアドレスカウンタ９の他、読み
出しアドレスカウンタ１１も接続されており、この読み
出しアドレスカウンタ１１は、読み出し用基準クロック
信号の入力毎に更新される読み出し用アドレス信号ｆを
形成してメモリ１０へ出力するようになっている。そし
て、メモリ１０は、読み出し用アドレス信号ｆに従って
指定されたアドレスに記憶された入力信号データｅをＤ
／Ａコンバータ１２へ出力するようになっており、Ｄ／
Ａコンバータ１２は、入力信号データｅをアナログ信号
化して出力信号を形成するようになっている。
【００２３】上記の構成において、時間軸補正装置の動
作について説明する。
作について説明する。
【００２４】入力信号が時間軸補正装置の基準抜取部１
に入力されると、図３に示すように、入力信号から負同
期信号が分離されることによって水平同期信号ＨＳＹＮ
Ｃが形成されることになる。そして、この水平同期信号
ＨＳＹＮＣを基準としてバーストゲート信号ＢＧが形成
され、このバーストゲート信号ＢＧを用いてバースト信
号の一部が抜き取られることにより入力信号に同期した
１Ｈ毎の入力同期信号ＲＥＦＨが形成されることにな
る。さらに、この入力同期信号ＲＥＦＨから時間軸の基
準となるクロック選択信号ＲＥＦと、クロック選択信号
ＲＥＦに対して僅かに先行するクリア信号ＣＬＲとが形
成されることになる。ここで、クロック選択信号ＲＥＦ
は、位相ロック・ループを構成する位相比較部２の基準
信号として使用されることになると共に、クロック選択
部７のクロック選択における基準信号として使用される
ことになり、また、クリア信号ＣＬＲは、１Ｈ毎にクロ
ック選択部７を初期化する信号として使用されることに
なる。
に入力されると、図３に示すように、入力信号から負同
期信号が分離されることによって水平同期信号ＨＳＹＮ
Ｃが形成されることになる。そして、この水平同期信号
ＨＳＹＮＣを基準としてバーストゲート信号ＢＧが形成
され、このバーストゲート信号ＢＧを用いてバースト信
号の一部が抜き取られることにより入力信号に同期した
１Ｈ毎の入力同期信号ＲＥＦＨが形成されることにな
る。さらに、この入力同期信号ＲＥＦＨから時間軸の基
準となるクロック選択信号ＲＥＦと、クロック選択信号
ＲＥＦに対して僅かに先行するクリア信号ＣＬＲとが形
成されることになる。ここで、クロック選択信号ＲＥＦ
は、位相ロック・ループを構成する位相比較部２の基準
信号として使用されることになると共に、クロック選択
部７のクロック選択における基準信号として使用される
ことになり、また、クリア信号ＣＬＲは、１Ｈ毎にクロ
ック選択部７を初期化する信号として使用されることに
なる。
【００２５】位相比較部２に入力されたクロック選択信
号ＲＥＦは、ＶＣＯ回路４の出力であるクロック信号ｃ
を分周器５で１／Ｎに分周された比較信号ａと位相比較
され、さらにＬＰＦ回路３を含めて得られた位相誤差信
号ｂに形成された後、ＶＣＯ回路４を駆動することにな
る。従って、この位相ロック・ループにより得られたク
ロック信号ｃは、入力信号に同期したものになるが、実
際にはフィードバックループを有することによる応答遅
れを生じるため、位相が十分に追従するまでには若干の
時間を要することになる。
号ＲＥＦは、ＶＣＯ回路４の出力であるクロック信号ｃ
を分周器５で１／Ｎに分周された比較信号ａと位相比較
され、さらにＬＰＦ回路３を含めて得られた位相誤差信
号ｂに形成された後、ＶＣＯ回路４を駆動することにな
る。従って、この位相ロック・ループにより得られたク
ロック信号ｃは、入力信号に同期したものになるが、実
際にはフィードバックループを有することによる応答遅
れを生じるため、位相が十分に追従するまでには若干の
時間を要することになる。
【００２６】そこで、さらに位相追従特性を改善するた
め、以下のような動作が実行されることになる。
め、以下のような動作が実行されることになる。
【００２７】ＶＣＯ回路４から出力されたクロック信号
ｃは、多相クロック作成部６に入力され、この多相クロ
ック作成部６によって多相クロック信号ＣＫ１〜ＣＫＮ
に形成された後、クロック選択部７へ出力されることに
なる。そして、クロック選択部７に入力された多相クロ
ック信号ＣＫ１〜ＣＫＮは、図２のクロック選択部７の
回路図に示すように、ＣＫ入力の立ち上がりでトリガさ
れるＪ−Ｋフリップフロップ回路ＦＦ１〜ＦＦＮのＣＫ
入力端子へそれぞれ出力され、上述のクロック選択信号
ＲＥＦがＪ入力端子に入力されることになると共に、Ｌ
レベルがＫ入力端子に印加されることになる。
ｃは、多相クロック作成部６に入力され、この多相クロ
ック作成部６によって多相クロック信号ＣＫ１〜ＣＫＮ
に形成された後、クロック選択部７へ出力されることに
なる。そして、クロック選択部７に入力された多相クロ
ック信号ＣＫ１〜ＣＫＮは、図２のクロック選択部７の
回路図に示すように、ＣＫ入力の立ち上がりでトリガさ
れるＪ−Ｋフリップフロップ回路ＦＦ１〜ＦＦＮのＣＫ
入力端子へそれぞれ出力され、上述のクロック選択信号
ＲＥＦがＪ入力端子に入力されることになると共に、Ｌ
レベルがＫ入力端子に印加されることになる。
【００２８】上記のＪ−Ｋフリップフロップ回路ＦＦ１
〜ＦＦＮは、クリア信号ＣＬＲにより初期化され、この
後、Ｊ入力端子がＨレベル（クロック選択信号ＲＥＦが
Ｈレベル）のとき、多相クロック信号ＣＫ１〜ＣＫＮの
立ち上がりに同期して出力端子ＱがＬレベルからＨレベ
ルに反転することになる。この際、クロック選択信号Ｒ
ＥＦの幅Ｄを１相間の時間差αに対しα＜Ｄ＜２α程度
に設定しておけば、動作する相が１相ないし２相とな
る。従って、これらのＪ−Ｋフリップフロップ回路ＦＦ
１〜ＦＦＮの出力端子Ｑ…と、それぞれの相の多相クロ
ック信号ＣＫ１〜ＣＫＮとをＡＮＤ回路１４…によって
論理積し、さらに、これらのＡＮＤ回路１４…の出力を
ＯＲ回路１５によって論理和することによって、クロッ
ク選択信号ＲＥＦの立ち上がり位相に最も近い立ち上が
り位相を有する例えば多相クロック信号ＣＫ２が、多相
クロック信号ＣＫ１〜ＣＫＮから選択され、書き込みク
ロック信号ＷＣＫとして出力されることになる。
〜ＦＦＮは、クリア信号ＣＬＲにより初期化され、この
後、Ｊ入力端子がＨレベル（クロック選択信号ＲＥＦが
Ｈレベル）のとき、多相クロック信号ＣＫ１〜ＣＫＮの
立ち上がりに同期して出力端子ＱがＬレベルからＨレベ
ルに反転することになる。この際、クロック選択信号Ｒ
ＥＦの幅Ｄを１相間の時間差αに対しα＜Ｄ＜２α程度
に設定しておけば、動作する相が１相ないし２相とな
る。従って、これらのＪ−Ｋフリップフロップ回路ＦＦ
１〜ＦＦＮの出力端子Ｑ…と、それぞれの相の多相クロ
ック信号ＣＫ１〜ＣＫＮとをＡＮＤ回路１４…によって
論理積し、さらに、これらのＡＮＤ回路１４…の出力を
ＯＲ回路１５によって論理和することによって、クロッ
ク選択信号ＲＥＦの立ち上がり位相に最も近い立ち上が
り位相を有する例えば多相クロック信号ＣＫ２が、多相
クロック信号ＣＫ１〜ＣＫＮから選択され、書き込みク
ロック信号ＷＣＫとして出力されることになる。
【００２９】上記のクロック選択部７によって得られた
書き込みクロック信号ＷＣＫは、入力信号の１Ｈの前半
部におけるジッターの位相に対して瞬時に追従すると共
に、１Ｈの後半部に進むに従って徐々に蓄積されてくる
ベロシティエラーに対しても、書き込みクロック信号Ｗ
ＣＫの位相が位相ロック・ループされて１Ｈの長さに応
じて周波数を変更しながら追従するため、入力信号の１
Ｈ全体にわたって位相が高精度に同期することになる。
書き込みクロック信号ＷＣＫは、入力信号の１Ｈの前半
部におけるジッターの位相に対して瞬時に追従すると共
に、１Ｈの後半部に進むに従って徐々に蓄積されてくる
ベロシティエラーに対しても、書き込みクロック信号Ｗ
ＣＫの位相が位相ロック・ループされて１Ｈの長さに応
じて周波数を変更しながら追従するため、入力信号の１
Ｈ全体にわたって位相が高精度に同期することになる。
【００３０】上記の書き込みクロック信号ＷＣＫにより
Ａ／Ｄコンバータ８でデジタル化された入力信号データ
ｅは、書き込みアドレスカウンタ９により指定されたア
ドレスに従ってメモリ１０へ書き込まれることになる。
この後、メモリ１０の入力信号データｅは、安定した読
み出し用基準クロック信号に基づいて読み出しアドレス
カウンタ１１によって指定されたアドレスに従ってメモ
リ１０から読み出され、さらに、Ｄ／Ａコンバータ１２
によりアナログ信号化されることになる。そして、この
アナログ信号化された出力信号は、上述の書き込みクロ
ック信号ＷＣＫによってベロシティエラーを含むジッタ
ーが１Ｈ全体にわたって高精度に補正されて除去される
ことにより、時間的に非常に安定したものとなってい
る。
Ａ／Ｄコンバータ８でデジタル化された入力信号データ
ｅは、書き込みアドレスカウンタ９により指定されたア
ドレスに従ってメモリ１０へ書き込まれることになる。
この後、メモリ１０の入力信号データｅは、安定した読
み出し用基準クロック信号に基づいて読み出しアドレス
カウンタ１１によって指定されたアドレスに従ってメモ
リ１０から読み出され、さらに、Ｄ／Ａコンバータ１２
によりアナログ信号化されることになる。そして、この
アナログ信号化された出力信号は、上述の書き込みクロ
ック信号ＷＣＫによってベロシティエラーを含むジッタ
ーが１Ｈ全体にわたって高精度に補正されて除去される
ことにより、時間的に非常に安定したものとなってい
る。
【００３１】〔実施例２〕 次に、本発明の他の実施例を図４ないし図６に基づいて
説明すれば、以下の通りである。尚、実施例１と同一の
構成部材には同一の符号を付記して、その説明を省略す
る。
説明すれば、以下の通りである。尚、実施例１と同一の
構成部材には同一の符号を付記して、その説明を省略す
る。
【００３２】本実施例に係る時間軸補正装置には、図４
に示すように、入力信号が入力される基準抜取部１およ
びＡ／Ｄコンバータ８を有しており、基準抜取部１は、
図５のバーストゲート信号ＢＧ１と入力同期信号ＲＥＦ
Ｈとクロック選択信号ＲＥＦ１とクリア信号ＣＬＲとを
形成するようになっている。そして、この基準抜取部１
は、クロック選択部７に接続され、このクロック選択部
７へクロック選択信号ＲＥＦ１およびクリア信号ＣＬＲ
を出力するようになっている。
に示すように、入力信号が入力される基準抜取部１およ
びＡ／Ｄコンバータ８を有しており、基準抜取部１は、
図５のバーストゲート信号ＢＧ１と入力同期信号ＲＥＦ
Ｈとクロック選択信号ＲＥＦ１とクリア信号ＣＬＲとを
形成するようになっている。そして、この基準抜取部１
は、クロック選択部７に接続され、このクロック選択部
７へクロック選択信号ＲＥＦ１およびクリア信号ＣＬＲ
を出力するようになっている。
【００３３】上記のクロック選択部７には、多相クロッ
ク作成部６が接続されており、この多相クロック作成部
６は、書き込み用基準クロック信号を基にして多相クロ
ック信号ＣＫ１〜ＣＫＮを形成し、これらの多相クロッ
ク信号ＣＫ１〜ＣＫＮをクロック選択部７へ出力するよ
うになっている。そして、クロック選択部７は、Ａ／Ｄ
コンバータ８および書き込みアドレスカウンタ９に接続
され、これらのＡ／Ｄコンバータ８および書き込みアド
レスカウンタ９へクロック選択信号ＲＥＦ１の立ち上が
り位相に最も近い立ち上がり位相を有する信号を多相ク
ロック信号ＣＫ１〜ＣＫＮから選択し、書き込みクロッ
ク信号ＷＣＫとして出力するようになっている。
ク作成部６が接続されており、この多相クロック作成部
６は、書き込み用基準クロック信号を基にして多相クロ
ック信号ＣＫ１〜ＣＫＮを形成し、これらの多相クロッ
ク信号ＣＫ１〜ＣＫＮをクロック選択部７へ出力するよ
うになっている。そして、クロック選択部７は、Ａ／Ｄ
コンバータ８および書き込みアドレスカウンタ９に接続
され、これらのＡ／Ｄコンバータ８および書き込みアド
レスカウンタ９へクロック選択信号ＲＥＦ１の立ち上が
り位相に最も近い立ち上がり位相を有する信号を多相ク
ロック信号ＣＫ１〜ＣＫＮから選択し、書き込みクロッ
ク信号ＷＣＫとして出力するようになっている。
【００３４】上記のＡ／Ｄコンバータ８および書き込み
アドレスカウンタ９は、メモリ１０に接続されており、
メモリ１０は、Ａ／Ｄコンバータ８によって変換された
入力信号データｅを書き込みアドレスカウンタ９によっ
て指定されたアドレスに書き込むようになっている。ま
た、このメモリ１０には、Ａ／Ｄコンバータ８および書
き込みアドレスカウンタ９の他、読み出し用アドレス信
号ｆを出力する読み出しアドレスカウンタ１１も接続さ
れており、この読み出しアドレスカウンタ１１には、位
相誤差信号ｂに基づいて読み出し用基準クロック信号と
なる読み出しクロック信号ＲＣＫを出力するＶＣＯ回路
１７が接続されている。
アドレスカウンタ９は、メモリ１０に接続されており、
メモリ１０は、Ａ／Ｄコンバータ８によって変換された
入力信号データｅを書き込みアドレスカウンタ９によっ
て指定されたアドレスに書き込むようになっている。ま
た、このメモリ１０には、Ａ／Ｄコンバータ８および書
き込みアドレスカウンタ９の他、読み出し用アドレス信
号ｆを出力する読み出しアドレスカウンタ１１も接続さ
れており、この読み出しアドレスカウンタ１１には、位
相誤差信号ｂに基づいて読み出し用基準クロック信号と
なる読み出しクロック信号ＲＣＫを出力するＶＣＯ回路
１７が接続されている。
【００３５】上記のＶＣＯ回路１７は、Ｄ／Ａコンバー
タ１２にも接続されており、ＶＣＯ回路１７から読み出
しクロック信号ＲＣＫを読み出しアドレスカウンタ１１
およびＤ／Ａコンバータ１２へ出力することによって、
読み出しアドレスカウンタ１１の読み出し用アドレス信
号ｆにより指定されたアドレスの入力信号データｅをメ
モリ１０からＤ／Ａコンバータ１２へ出力させ、Ｄ／Ａ
コンバータ１２により入力信号データｅをアナログ信号
化して出力信号を形成させるようになっている。
タ１２にも接続されており、ＶＣＯ回路１７から読み出
しクロック信号ＲＣＫを読み出しアドレスカウンタ１１
およびＤ／Ａコンバータ１２へ出力することによって、
読み出しアドレスカウンタ１１の読み出し用アドレス信
号ｆにより指定されたアドレスの入力信号データｅをメ
モリ１０からＤ／Ａコンバータ１２へ出力させ、Ｄ／Ａ
コンバータ１２により入力信号データｅをアナログ信号
化して出力信号を形成させるようになっている。
【００３６】上記のＤ／Ａコンバータ１２から出力され
る出力信号は、外部へ出力されるようになっていると共
に、読み出し基準抜取部２０へも出力されるようになっ
ており、この読み出し基準抜取部２０は、出力信号から
負同期信号を分離して水平同期信号ＨＳＹＮＣ２を形成
し、この水平同期信号ＨＳＹＮＣ２を基準としてバース
トゲート信号ＢＧ２を形成し、さらに、このバーストゲ
ート信号ＢＧ２を用いてバースト信号の一部を抜き取る
ことにより出力信号に含まれるバースト信号に同期した
１Ｈ毎のクロック選択信号ＲＥＦ２を形成するようにな
っている。
る出力信号は、外部へ出力されるようになっていると共
に、読み出し基準抜取部２０へも出力されるようになっ
ており、この読み出し基準抜取部２０は、出力信号から
負同期信号を分離して水平同期信号ＨＳＹＮＣ２を形成
し、この水平同期信号ＨＳＹＮＣ２を基準としてバース
トゲート信号ＢＧ２を形成し、さらに、このバーストゲ
ート信号ＢＧ２を用いてバースト信号の一部を抜き取る
ことにより出力信号に含まれるバースト信号に同期した
１Ｈ毎のクロック選択信号ＲＥＦ２を形成するようにな
っている。
【００３７】そして、読み出し基準抜取部２０は、位相
比較部１９へ接続され、この位相比較部１９へ時間軸の
基準としてクロック選択信号ＲＥＦ２を出力するように
なっている。この位相比較部１９は、ＬＰＦ回路１８に
接続されており、入力されたクロック選択信号ＲＥＦ２
の位相と基準信号ＨＤの位相とを比較し、位相誤差に基
づいた信号をＬＰＦ回路１８へ出力するようになってい
る。そして、ＬＰＦ回路１８は、上述のＶＣＯ回路１７
に接続されており、入力されたクロック選択信号ＲＥＦ
２と基準信号ＨＤの位相誤差に基づいた信号を平滑化し
て位相誤差信号ｂとしてＶＣＯ回路１７へ出力するよう
になっている。
比較部１９へ接続され、この位相比較部１９へ時間軸の
基準としてクロック選択信号ＲＥＦ２を出力するように
なっている。この位相比較部１９は、ＬＰＦ回路１８に
接続されており、入力されたクロック選択信号ＲＥＦ２
の位相と基準信号ＨＤの位相とを比較し、位相誤差に基
づいた信号をＬＰＦ回路１８へ出力するようになってい
る。そして、ＬＰＦ回路１８は、上述のＶＣＯ回路１７
に接続されており、入力されたクロック選択信号ＲＥＦ
２と基準信号ＨＤの位相誤差に基づいた信号を平滑化し
て位相誤差信号ｂとしてＶＣＯ回路１７へ出力するよう
になっている。
【００３８】これにより、上記のＶＣＯ回路１７、Ｄ／
Ａコンバータ１２、読み出し基準抜取部２０、位相比較
部１９、およびＬＰＦ回路１８は、位相ロック・ループ
を構成することになり、ＶＣＯ回路１７で得られた読み
出しクロック信号ＲＣＫは、メモリ１０からの出力信号
に基づいて形成されたクロック選択信号ＲＥＦ２を基準
信号ＨＤに対して位相追従させるように周波数を変化さ
せるようになっている。
Ａコンバータ１２、読み出し基準抜取部２０、位相比較
部１９、およびＬＰＦ回路１８は、位相ロック・ループ
を構成することになり、ＶＣＯ回路１７で得られた読み
出しクロック信号ＲＣＫは、メモリ１０からの出力信号
に基づいて形成されたクロック選択信号ＲＥＦ２を基準
信号ＨＤに対して位相追従させるように周波数を変化さ
せるようになっている。
【００３９】上記の構成において、時間軸補正装置の動
作について説明する。
作について説明する。
【００４０】入力信号が時間軸補正装置の基準抜取部１
に入力されると、図５に示すように、入力信号から負同
期信号が分離されることによって水平同期信号ＨＳＹＮ
Ｃ１が形成されることになる。そして、この水平同期信
号ＨＳＹＮＣ１を基準としてバーストゲート信号ＢＧ１
が形成され、このバーストゲート信号ＢＧ１を用いてバ
ースト信号の一部が抜き取られることにより入力信号に
同期した１Ｈ毎の入力同期信号ＲＥＦＨが形成され、さ
らに、この入力同期信号ＲＥＦＨから時間軸の基準とな
るクロック選択信号ＲＥＦ１と、クロック選択信号ＲＥ
Ｆ１に対して僅かに先行するクリア信号ＣＬＲとが形成
されることになる。そして、クロック選択信号ＲＥＦ１
およびクリア信号ＣＬＲは、クロック選択部７に入力さ
れることになる。
に入力されると、図５に示すように、入力信号から負同
期信号が分離されることによって水平同期信号ＨＳＹＮ
Ｃ１が形成されることになる。そして、この水平同期信
号ＨＳＹＮＣ１を基準としてバーストゲート信号ＢＧ１
が形成され、このバーストゲート信号ＢＧ１を用いてバ
ースト信号の一部が抜き取られることにより入力信号に
同期した１Ｈ毎の入力同期信号ＲＥＦＨが形成され、さ
らに、この入力同期信号ＲＥＦＨから時間軸の基準とな
るクロック選択信号ＲＥＦ１と、クロック選択信号ＲＥ
Ｆ１に対して僅かに先行するクリア信号ＣＬＲとが形成
されることになる。そして、クロック選択信号ＲＥＦ１
およびクリア信号ＣＬＲは、クロック選択部７に入力さ
れることになる。
【００４１】この際、クロック選択部７には、書き込み
用基準クロック信号から形成された多相クロック信号Ｃ
Ｋ１〜ＣＫＮが多相クロック作成部６から入力されてお
り、クロック選択部７は、これらの多相クロック信号Ｃ
Ｋ１〜ＣＫＮとクロック選択信号ＲＥＦ１とクリア信号
ＣＬＲとを基にして、クロック選択信号ＲＥＦ１の立ち
上がり位相に最も近い立ち上がり位相を有する例えば多
相クロック信号ＣＫ２を多相クロック信号ＣＫ１〜ＣＫ
Ｎから選択し、書き込みクロック信号ＷＣＫとしてＡ／
Ｄコンバータ８および書き込みアドレスカウンタ９へ出
力することになる。そして、書き込みクロック信号ＷＣ
ＫによりＡ／Ｄコンバータ８でデジタル化された入力信
号データｅは、書き込みアドレスカウンタ９により指定
されたアドレスに従ってメモリ１０へ書き込まれること
になる。
用基準クロック信号から形成された多相クロック信号Ｃ
Ｋ１〜ＣＫＮが多相クロック作成部６から入力されてお
り、クロック選択部７は、これらの多相クロック信号Ｃ
Ｋ１〜ＣＫＮとクロック選択信号ＲＥＦ１とクリア信号
ＣＬＲとを基にして、クロック選択信号ＲＥＦ１の立ち
上がり位相に最も近い立ち上がり位相を有する例えば多
相クロック信号ＣＫ２を多相クロック信号ＣＫ１〜ＣＫ
Ｎから選択し、書き込みクロック信号ＷＣＫとしてＡ／
Ｄコンバータ８および書き込みアドレスカウンタ９へ出
力することになる。そして、書き込みクロック信号ＷＣ
ＫによりＡ／Ｄコンバータ８でデジタル化された入力信
号データｅは、書き込みアドレスカウンタ９により指定
されたアドレスに従ってメモリ１０へ書き込まれること
になる。
【００４２】この後、メモリ１０の入力信号データｅ
は、読み出しアドレスカウンタ１１によって指定された
アドレスに従ってメモリ１０から読み出され、さらに、
Ｄ／Ａコンバータ１２によりアナログ信号化されて出力
信号とされることになる。この際、時間軸の基準となる
負同期信号およびバースト信号は、入力信号に付加され
ているため、メモリ６から読み出され、さらに、Ｄ／Ａ
コンバータ１２によりアナログ信号化された出力信号に
おいても同じく存在している。
は、読み出しアドレスカウンタ１１によって指定された
アドレスに従ってメモリ１０から読み出され、さらに、
Ｄ／Ａコンバータ１２によりアナログ信号化されて出力
信号とされることになる。この際、時間軸の基準となる
負同期信号およびバースト信号は、入力信号に付加され
ているため、メモリ６から読み出され、さらに、Ｄ／Ａ
コンバータ１２によりアナログ信号化された出力信号に
おいても同じく存在している。
【００４３】従って、出力信号が読み出し基準抜取部２
０に入力されると、図６に示すように、読み出し基準抜
取部２０によって出力信号から負同期信号が分離されて
水平同期信号ＨＳＹＮＣ２が形成され、この水平同期信
号ＨＳＹＮＣ２を基準としてバーストゲート信号ＢＧ２
が形成されることになる。そして、このバーストゲート
信号ＢＧ２を用いてバースト信号の一部が抜き取られる
ことにより出力信号に含まれるバースト信号に同期した
１Ｈ毎のクロック選択信号ＲＥＦ２が形成され、時間軸
の基準として位相比較部１９へ出力されることになる。
０に入力されると、図６に示すように、読み出し基準抜
取部２０によって出力信号から負同期信号が分離されて
水平同期信号ＨＳＹＮＣ２が形成され、この水平同期信
号ＨＳＹＮＣ２を基準としてバーストゲート信号ＢＧ２
が形成されることになる。そして、このバーストゲート
信号ＢＧ２を用いてバースト信号の一部が抜き取られる
ことにより出力信号に含まれるバースト信号に同期した
１Ｈ毎のクロック選択信号ＲＥＦ２が形成され、時間軸
の基準として位相比較部１９へ出力されることになる。
【００４４】ここで、クロック選択信号ＲＥＦ２として
抜き取られるバースト信号の基準部は、メモリ１０に対
して基準抜取部１で形成されたクロック選択信号ＲＥＦ
１に基づいてクリアされる書き込みアドレスカウンタ９
で形成されたアドレスに基づいてメモリ１０に書き込ま
れているが、実際に書き込み開始点を決定する書き込み
アドレスカウンタ９がクリアされるタイミングは、クロ
ック選択信号ＲＥＦ１よりも若干遅れている。従って、
クロック選択信号ＲＥＦ２として抜き取られるバースト
信号の基準部は、１Ｈの最終部に書き込まれることにな
る。
抜き取られるバースト信号の基準部は、メモリ１０に対
して基準抜取部１で形成されたクロック選択信号ＲＥＦ
１に基づいてクリアされる書き込みアドレスカウンタ９
で形成されたアドレスに基づいてメモリ１０に書き込ま
れているが、実際に書き込み開始点を決定する書き込み
アドレスカウンタ９がクリアされるタイミングは、クロ
ック選択信号ＲＥＦ１よりも若干遅れている。従って、
クロック選択信号ＲＥＦ２として抜き取られるバースト
信号の基準部は、１Ｈの最終部に書き込まれることにな
る。
【００４５】また、書き込みクロック信号ＷＣＫには、
１Ｈ毎に入力信号の先頭、即ち、時間軸の基準として付
加されたバースト信号に同期した多相クロック信号ＣＫ
１〜ＣＫＮが選択されるが、ベロシティエラーに起因す
る位相誤差は、書き込みクロック信号ＷＣＫの周波数が
一定であるため、１Ｈの後半部に進むに従って蓄積され
てくる。従って、読み出し基準抜取部２０で得られたク
ロック選択信号ＲＥＦ２は、１Ｈにわたって蓄積された
ベロシティエラーの総和に相当する情報を有する信号と
いうことになる。
１Ｈ毎に入力信号の先頭、即ち、時間軸の基準として付
加されたバースト信号に同期した多相クロック信号ＣＫ
１〜ＣＫＮが選択されるが、ベロシティエラーに起因す
る位相誤差は、書き込みクロック信号ＷＣＫの周波数が
一定であるため、１Ｈの後半部に進むに従って蓄積され
てくる。従って、読み出し基準抜取部２０で得られたク
ロック選択信号ＲＥＦ２は、１Ｈにわたって蓄積された
ベロシティエラーの総和に相当する情報を有する信号と
いうことになる。
【００４６】上記のクロック選択信号ＲＥＦ２は、位相
比較部１９に入力されることになり、クロック選択信号
ＲＥＦ２の位相が基準信号ＨＤの位相と比較されること
になる。そして、上記の比較により形成された位相誤差
に基づいた信号が、位相比較部１９からＬＰＦ回路１８
へ出力されて平滑化され、位相誤差信号ｂとしてＶＣＯ
回路１７へ出力されることになり、ＶＣＯ回路１７は、
この位相誤差信号ｂに基づいて、読み出しクロック信号
ＲＣＫを読み出しアドレスカウンタ１１およびＤ／Ａコ
ンバータ１２へ出力することになる。
比較部１９に入力されることになり、クロック選択信号
ＲＥＦ２の位相が基準信号ＨＤの位相と比較されること
になる。そして、上記の比較により形成された位相誤差
に基づいた信号が、位相比較部１９からＬＰＦ回路１８
へ出力されて平滑化され、位相誤差信号ｂとしてＶＣＯ
回路１７へ出力されることになり、ＶＣＯ回路１７は、
この位相誤差信号ｂに基づいて、読み出しクロック信号
ＲＣＫを読み出しアドレスカウンタ１１およびＤ／Ａコ
ンバータ１２へ出力することになる。
【００４７】これにより、ＶＣＯ回路１７で得られた読
み出しクロック信号ＲＣＫは、メモリ１０からの出力信
号に基づいて形成されたクロック選択信号ＲＥＦ２が位
相ロック・ループによって基準信号ＨＤに対して位相追
従するように周波数を変化させることになる。そして、
読み出しクロック信号ＲＣＫによりメモリ１０から出力
信号データとして読み出された入力信号データｅは、メ
モリ１０への書き込み時に生じたベロシティエラーを含
めたジッターが１Ｈ全体にわたって高精度に補正されて
除去されることにより、時間的に非常に安定したものと
なっている。
み出しクロック信号ＲＣＫは、メモリ１０からの出力信
号に基づいて形成されたクロック選択信号ＲＥＦ２が位
相ロック・ループによって基準信号ＨＤに対して位相追
従するように周波数を変化させることになる。そして、
読み出しクロック信号ＲＣＫによりメモリ１０から出力
信号データとして読み出された入力信号データｅは、メ
モリ１０への書き込み時に生じたベロシティエラーを含
めたジッターが１Ｈ全体にわたって高精度に補正されて
除去されることにより、時間的に非常に安定したものと
なっている。
【００４８】
【発明の効果】請求項１の発明の時間軸補正装置は、以
上のように、書き込み用基準クロック信号に対して一定
間隔遅延させて形成された多相クロック信号から選択さ
れた信号を、入力信号が有する時間軸変動に同期した書
き込みクロック信号として用いることによって入力信号
をメモリに書き込むと共に、読み出し用基準クロック信
号によって上記メモリの入力信号を読み出すことによ
り、入力信号に含まれる時間軸誤差を除去するものであ
り、上記書き込み用基準クロック信号が、位相ロック・
ループにより上記入力信号の１水平走査期間における周
波数変動に追従するように形成されている構成である。
上のように、書き込み用基準クロック信号に対して一定
間隔遅延させて形成された多相クロック信号から選択さ
れた信号を、入力信号が有する時間軸変動に同期した書
き込みクロック信号として用いることによって入力信号
をメモリに書き込むと共に、読み出し用基準クロック信
号によって上記メモリの入力信号を読み出すことによ
り、入力信号に含まれる時間軸誤差を除去するものであ
り、上記書き込み用基準クロック信号が、位相ロック・
ループにより上記入力信号の１水平走査期間における周
波数変動に追従するように形成されている構成である。
【００４９】これにより、書き込み用基準クロック信号
から形成された書き込みクロック信号が、入力信号のベ
ロシティエラーに対して周波数を変更しながら追従し、
入力信号の１Ｈ全体にわたって入力信号の位相に高精度
に同期することから、入力信号のベロシティエラーを含
むジッターを１Ｈ全体にわたって高精度に補正して除去
することが可能になるという効果を奏する。
から形成された書き込みクロック信号が、入力信号のベ
ロシティエラーに対して周波数を変更しながら追従し、
入力信号の１Ｈ全体にわたって入力信号の位相に高精度
に同期することから、入力信号のベロシティエラーを含
むジッターを１Ｈ全体にわたって高精度に補正して除去
することが可能になるという効果を奏する。
【００５０】請求項２の発明の時間軸補正装置は、以上
のように、書き込み用基準クロック信号に対して一定間
隔遅延させて形成された多相クロック信号から選択され
た信号を、入力信号が有する時間軸変動に同期した書き
込みクロック信号として用いることによって入力信号を
メモリに書き込むと共に、読み出し用基準クロック信号
によって上記メモリの入力信号を読み出すことにより、
入力信号に含まれる時間軸誤差を除去するものであり、
上記読み出し用基準クロック信号が、メモリから読み出
された入力信号および基準信号に基づいて位相ロック・
ループにより形成されている構成である。
のように、書き込み用基準クロック信号に対して一定間
隔遅延させて形成された多相クロック信号から選択され
た信号を、入力信号が有する時間軸変動に同期した書き
込みクロック信号として用いることによって入力信号を
メモリに書き込むと共に、読み出し用基準クロック信号
によって上記メモリの入力信号を読み出すことにより、
入力信号に含まれる時間軸誤差を除去するものであり、
上記読み出し用基準クロック信号が、メモリから読み出
された入力信号および基準信号に基づいて位相ロック・
ループにより形成されている構成である。
【００５１】これにより、メモリから読み出された入力
信号および基準信号に基づいて形成された読み出し用基
準クロック信号が、位相ロック・ループによって基準信
号に対して位相追従するように周波数を変化させるた
め、メモリへの書き込み時に生じたベロシティエラーを
含めたジッターを１Ｈ全体にわたって高精度に補正して
除去することが可能になるという効果を奏する。
信号および基準信号に基づいて形成された読み出し用基
準クロック信号が、位相ロック・ループによって基準信
号に対して位相追従するように周波数を変化させるた
め、メモリへの書き込み時に生じたベロシティエラーを
含めたジッターを１Ｈ全体にわたって高精度に補正して
除去することが可能になるという効果を奏する。
【図１】本発明の時間軸補正装置のブロック図である。
【図２】クロック選択部の回路図である。
【図３】多相クロック信号から書き込みクロック信号を
選択する際の各信号のタイミングチャートである。
選択する際の各信号のタイミングチャートである。
【図４】時間軸補正装置のブロック図である。
【図５】多相クロック信号から書き込みクロック信号を
選択する際の各信号のタイミングチャートである。
選択する際の各信号のタイミングチャートである。
【図６】書き込み側のクロック選択信号と読み出し側の
クロック選択信号との関係を示すタイミングチャートで
ある。
クロック選択信号との関係を示すタイミングチャートで
ある。
【図７】従来例の時間軸補正装置のブロック図である。
１ 基準抜取部 ２ 位相比較部 ３ ＬＰＦ回路 ４ ＶＣＯ回路 ５ １／Ｎ回路 ６ 多相クロック作成部 ７ クロック選択部 ８ Ａ／Ｄコンバータ ９ 書き込みアドレスカウンタ １０ メモリ １１ 読み出しアドレスカウンタ １２ Ｄ／Ａコンバータ １７ ＶＣＯ回路 １８ ＬＰＦ回路 １９ 位相比較部 ２０ 読み出し基準抜取部ｃ クロック信号（書き込み用基準クロック信号） ＣＫ１〜ＣＫＮ 多相クロック信号 ＷＣＫ 書き込みクロック信号
Claims (2)
- 【請求項１】書き込み用基準クロック信号に対して一定
間隔遅延させて形成された多相クロック信号から選択さ
れた信号を、入力信号が有する時間軸変動に同期した書
き込みクロック信号として用いることによって入力信号
をメモリに書き込むと共に、読み出し用基準クロック信
号によって上記メモリの入力信号を読み出すことによ
り、入力信号に含まれる時間軸誤差を除去する時間軸補
正装置において、 上記書き込み用基準クロック信号は、位相ロック・ルー
プにより上記入力信号の１水平走査期間における周波数
変動に追従するように形成されていることを特徴とする
時間軸補正装置。 - 【請求項２】書き込み用基準クロック信号に対して一定
間隔遅延させて形成された多相クロック信号から選択さ
れた信号を、入力信号が有する時間軸変動に同期した書
き込みクロック信号として用いることによって入力信号
をメモリに書き込むと共に、読み出し用基準クロック信
号によって上記メモリの入力信号を読み出すことによ
り、入力信号に含まれる時間軸誤差を除去する時間軸補
正装置において、 上記読み出し用基準クロック信号は、メモリから読み出
された入力信号および基準信号に基づいて位相ロック・
ループにより形成されていることを特徴とする時間軸補
正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321920A JP2728586B2 (ja) | 1991-12-05 | 1991-12-05 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321920A JP2728586B2 (ja) | 1991-12-05 | 1991-12-05 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05161161A JPH05161161A (ja) | 1993-06-25 |
| JP2728586B2 true JP2728586B2 (ja) | 1998-03-18 |
Family
ID=18137890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321920A Expired - Fee Related JP2728586B2 (ja) | 1991-12-05 | 1991-12-05 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728586B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162983A (ja) * | 1988-12-16 | 1990-06-22 | Mitsubishi Electric Corp | 時間軸補正装置 |
-
1991
- 1991-12-05 JP JP3321920A patent/JP2728586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05161161A (ja) | 1993-06-25 |
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