JP3184051B2

JP3184051B2 - 時間軸補正回路

Info

Publication number: JP3184051B2
Application number: JP20972194A
Authority: JP
Inventors: 一雅池田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-02
Filing date: 1994-09-02
Publication date: 2001-07-09
Anticipated expiration: 2016-07-09
Also published as: JPH0879711A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はビデオテープレコーダ
（ＶＴＲ）やレーザディスク（ＬＤ）装置等の映像信号
処理機器の再生信号に発生する時間軸変動を補正する時
間軸補正回路（以下ＴＢＣ回路）に関する。

【０００２】

【従来の技術】図２２には、従来のＴＢＣ回路を示す。
ＴＢＣ回路には使用する可変遅延線によって様々な回路
構成があるが、図には一般的な回路構成であり、メモリ
を用いたＴＢＣ回路を示している。

【０００３】まず、入力映像信号１００はアナログデジ
タル（Ａ／Ｄ）変換器１０１でデジタルデータに変換さ
れる。この入力デジタル信号は、記憶装置１０２におい
て、書き込み・読み出し処理され、この過程で入力映像
信号に存在する時間軸変動（以下ジッタ）が除去され
る。ジッタ除去されたデジタル信号は、Ｄ／Ａ変換器１
０３でアナログ信号に変換され、出力アナログ信号１１
０となる。時間軸変動を除去するには、メモリ書き込み
処理は、入力映像信号中の時間軸変動に略一致した書き
込みクロック（以下ＷＣＫ）で行われ、読み出し処理
は、時間軸の安定した読み出しクロック（以下ＲＣＫ）
で行われる。例えば水晶発振器を用いて生成した周波数
の安定なＲＣＫで読み出す。このようにメモリへの信号
書き込み・読み出し過程において、ジッタ除去を実現し
ている。

【０００４】次に、これら書き込み読み出しクロックの
生成について説明する。書き込みクロック（ＷＣＫ）を
生成するには、入力映像信号中の基準信号に位相同期し
たクロック（ＣＫ）を作成する。一般に映像信号中の基
準信号としては水平同期信号が使われる。水平同期信号
は、入力信号１００から同期分離回路１０４において分
離・波形整形され、ＨＤ信号１０５として得られる。Ｐ
ＬＬ回路１０６は、分離したＨＤ信号１０５を基準とし
て、ＨＤ信号１０５の周波数を逓倍し、位相同期したＷ
ＣＫを作成する。書き込みシーケンス回路１０７では、
ＷＣＫとＨＤ信号等基準信号から前述の記憶装置１０２
の書き込みタイミング用信号であるライトリセット信号
（以下ＷＲＳＴ）を作成する。また、読み出しのために
は、水晶発振子等安定な発振素子を用いた発振回路１０
８で周波数が安定なＲＣＫが作成される。そして、読み
出しシーケンス回路１０９にてＲＣＫをもとに分周等の
処理を行い、記憶装置１０２の読みだしタイミング信号
であるリードリセット信号（以下ＲＲＳＴ）を作成す
る。

【０００５】記憶装置１０２としては、非同期クロック
で使用できるＦＩＦＯメモリ等がある。ＦＩＦＯメモリ
は単品で市販されているので、入手には問題がない。図
２３に記憶装置１０２の回路構成例を示す。

【０００６】ＦＩＦＯメモリの一般的構成である。入力
デジタルデータは、一旦、入力バッファ１１１に格納さ
れ、以下に述べる書き込みシーケンス回路で作成するタ
イミングによって、入力バッファ１１１の出力データが
メモリセルアレイ１１２に書き込まれる。また、メモリ
セルアレイ１１２のデータは、出力バッファ１１３を介
して読み出される。書き込み開始タイミングは、この記
憶装置の外部から入力するライトリセット（ＷＲＳＴ）
信号でライトアドレスカウンタ１１４のアドレスが初期
化されることで行われる。書き込みタイミングのマスタ
ーＣＫは、ライトクロック（ＷＣＫ）である。読み出し
も同様にリードアドレスカウンタ１１５をリードリセッ
ト（ＲＲＳＴ）信号でアドレス初期化して行っている。
また、書き込み・読み出しＣＫは、非同期でも行えるよ
うアドレスデコーダ回路１１６で書き込み・読み出しタ
イミングが一致した場合、同時スタートを回避する回路
手段が設けられている。以上記憶装置の一般的構成を述
べた。

【０００７】次に、図２２のシステムの回路動作を説明
する。図２４は、記憶装置を中心とした回路動作説明で
ある。入力データはＡ／Ｄ変換器１０１でデジタル化し
た入力映像デジタル信号である。これは、基準信号であ
る水平同期を１単位とした場合、Ｎ倍のＮ単位のデータ
列である。０番目のデータ列の先頭データをＷＲＳＴタ
イミングでメモリセルの初期アドレスに書き込む。以
下、連続的にアドレスを変え、０番目データ列を順次メ
モリセルに書き込む。読み出しは、ＲＲＳＴの示すタイ
ミングでメモリ初期アドレスセルのデータを読み出し、
以下順次データを読み出す。読み出したデータは、０番
目データ列から順に１番目データ列、２番目データ列と
順に読み出される。この場合は、メモリセル番地を外部
から入力せずに、ＷＲＳＴとＲＲＳＴで管理できる。以
下、説明にはＷＲＳＴとＲＲＳＴを使用するが、メモリ
アドレスを外部から指定しメモリセルを選択するシステ
ムでも同じ動作が得られる。

【０００８】一般に、ＴＢＣ回路とは、ＶＴＲやＬＤ
（レーザーディスク）装置等のように機構系のある記録
再生装置に使用され、これら機器の再生信号の時間軸変
動を除去する装置である。上記記憶装置のメモリ容量
は、使用する再生装置の再生信号のジッタ量によって決
定する。ビデオムービーを手持ちで使用し、てぶれ等が
発生した場合はジッタ量が大きい。また、ジッタ周波数
が低いほど時間軸補正用のメモリ容量の大きいものが必
要である。従って、一般的にはフィールドメモリ以上の
メモリ容量を用いてＴＢＣ回路を作成している。フィー
ルドメモリ価格は現在でもまだ高い。従って高価格ＶＴ
ＲやＬＤ装置等の映像機器にしかＴＢＣ回路は採用され
ていない。

【０００９】一方、放送信号等を据え置きで記録再生す
る場合のジッタ量に対しては、メモリ容量は数ライン分
あれば十分である。しかし、メモリ容量が少ない場合、
上記ビデオムービのようなジッタ量の大きい入力信号が
入った時には書き込み／読み出しにおいて、メモリアド
レスの追い越しという問題が発生する。

【００１０】これを２つの場合に分けて、図２５を用い
て説明する。図２５（ａ）はＷＲＳＴ周波数がＲＲＳＴ
周波数より低い場合である。入力データは、ＷＲＳＴタ
イミングにてメモリに書き込まれる。書き込まれたデー
タは、ＲＲＳＴタイミングで読み出される。ところが、
次のＷＲＳＴが来る前に２つ目のＲＲＳＴが来る場合が
ある。この場合は、（Ｎ＋２）番目データ列が２度読み
出される事となる。ＴＶ画面上は、その瞬間から以下の
画像位置が下に下がる。また、図２５（ｂ）の場合、Ｗ
ＲＳＴ周波数がＲＲＳＴ周波数より高い場合は、逆に
（Ｎ＋２）番目のデータ列がすっきり削除されることに
なる。この時、テレビ（ＴＶ）画面上でその瞬間から下
の画像位置が上がる。つまりメモリアドレス追い越しの
場合は、ＴＶ画面表示上画面位置が上下することにな
り、不安定な画面表示となる。

【００１１】

【発明が解決しようとする課題】以上述べてきたよう
に、十分な時間軸補正能力を持つＴＢＣ回路は、フィー
ルドメモリ以上の容量の大きいメモリを必要とし、製品
価格が高くなる欠点があった。また、価格を抑えるため
メモリ容量を少なくすると入力ジッタ量が大きい場合、
メモリアドレス追い越しが生じＴＶ画面の表示上画面位
置が上下にかくかく移動するという弊害があった。

【００１２】そこでこの発明は、少ないメモリ容量で製
品価格を抑え、かつ、メモリアドレス追い越しによるＴ
Ｖ画面の上下動等の弊害をなくすことができる時間軸変
動補正回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明は、入力映像信
号中の同期信号を用いて作成するメモリ書き込みシーケ
ンス信号をメモリ読み出し周期期間計数して、この計数
値と比較値とを比較してメモリアドレス追い越し状態が
発生したかどうかを検出する周波数検出手段を有する。
また、入力映像信号中の同期信号を用いて作成するメモ
リ書き込みシーケンス信号とメモリ読み出しシーケンス
信号を作成する手段をもち、メモリ読み出し期間中のメ
モリ書き込みシーケンス信号の個数を計数する手段と、
その計数結果と比較値とを比較してメモリアドレス追い
越し状態が発生したかどうかを検出する周波数比較手段
を有する。また上記計数手段をＶＴＲヘッド切換期間検
出停止をする手段を有する。

【００１４】またこの発明は、メモリアドレス追い越し
検出時には、入力映像信号中の同期信号から作成するメ
モリ書き込みタイミング信号の位相を推移させる手段を
有する。さらにメモリアドレス追い越し検出時に、独立
基準信号発振器から作成するメモリ読み出しタイミング
信号の位相を推移させる手段を有する。さらにまたこの
発明は、メモリアドレス追い越し検出結果をあらかじめ
決められた時間分引き延ばす回路を含めた周波数検出手
段を有する。また、メモリアドレス追い越し検出信号に
より、ＴＢＣ動作モードとスルーモードを切り換える手
段を有する。

【００１５】またこの発明は、上記モード切換をＶブラ
ンキング期間に行う手段を有する。またメモリアドレス
追い越し検出信号により、ＴＢＣ動作モードと固定遅延
モードを切り換える手段を有する。また、固定遅延モー
ドからＴＢＣ動作モードへの切換を、入力映像信号中の
基準信号とメモリ読み出しタイミング信号の位相差を検
出し、略位相差が一致した場合に切り換える手段を有す
る。

【００１６】

【作用】入力映像信号中の基準信号に位相同期したメモ
リ書き込みタイミング信号とメモリ読み出しタイミング
信号との周波数差を検出することでメモリアドレス追い
越しが判定できる。また、この判定結果により各種信号
処理を実施することで、問題点で述べたメモリアドレス
追い越しによるＴＶ画面上の上下動弊害を実用上問題の
ないようになくすことができる。

【００１７】

【実施例】以下、この発明の実施例を図面を参照して説
明する。この発明はＴＢＣ回路において、メモリアドレ
ス追い越し現象を防止するために、性能の良いメモリア
ドレス追い越し検出手段を得ることにより目的を達成し
ようとするものである。

【００１８】（メモリアドレス追い越し検出手段１）図
１は、メモリアドレス追い越し検出回路の第１の実施例
である。入力映像信号１は同期分離回路２に入力され
る。同期分離回路２は、水平同期信号を分離する。この
水平同期信号はＰＬＬ回路３に入力される。ＰＬＬ回路
３は、水平同期信号に位相同期し、周波数が水平周波数
のＭ倍の信号４を得る。一方、基準周波数発振器５で安
定した発振周波数を得る。基準周波数発振器５は、水晶
発振器等が用られる。この安定した周波数信号は分周器
６でＮ分周され、周波数比較器８の基準周波数となる。
分周器６の出力とＰＬＬ回路３の出力とは、周波数比較
器８で周波数比較される。この周波数比較器８から得ら
れる比較結果９がメモリアドレス追い越し検出結果であ
る。

【００１９】次に図２を用い、周波数比較器８の構成例
を説明する。また、図３には、各部信号波形図を示す。
図２中のアルファベットは、図３中のアルファベットに
対応する。入力Ａは、図１の信号４である。この入力Ａ
はカウンタ１０のＣＫとして使用される。図１の信号７
が、図２の信号Ｂである。信号Ｂを微分回路１１で微分
し、遅延要素１２で遅延した信号が信号Ｃである。この
信号Ｃで、カウンタ１０をクリアする。カウンタ１０出
力Ｄをラッチ回路１３でラッチしてコンパレータ１４，
１５、アンド回路１６で構成するウインドコンパレータ
で基準値（高）（低）と比較し、所定の条件の範囲で出
力Ｈを得る。ウインドコンパレータは、コンパレータ１
４で高いレベルの基準値と比較演算を行い。コンパレー
タ１５で低いレベルの基準値と比較演算を行う。この両
コンパレータ出力をアンド回路１６で論理積をとり出力
結果としている。アンド回路１６の出力がローレベルに
変化したとき、つまりＥが高い基準値より大きい場合、
また低い基準値より小さい場合はメモリアドレス追い越
しであると判断できる。

【００２０】各ノードの信号波形は、図３に示す通りで
ある。上記の回路動作をまとめる。図１の信号７をメモ
リの容量長に相当する周期信号（ＲＲＳＴ）にし、図１
の信号４をＷＣＫとすると、メモリ読み出し１周期中の
書き込みデータ数が計測できる。したがって、入力映像
信号の水平同期周波数を測定していることになる。この
計測数が高い基準値より大きい場合、また低い基準値よ
り小さい場合はメモリ追い越しであると判断できる。

【００２１】（メモリアドレス追い越し検出手段２）図
４は、メモリ追い越し検出回路の第２の実施例である。
図中図１と同じ番号は同一の回路ブロックであり、説明
は省略する。分離した水平同期信号は、１倍のＰＬＬ回
路２０に入力される。このＰＬＬ回路２０では、水平同
期信号に位相同期した書き込み基準信号を作成する。こ
の書き込み基準信号は、Ｎ分周回路２１で分周される。
分周信号２２の周期は、ＷＲＳＴ周期とすると良い。こ
の信号２２は周波数比較器２３にて、基準信号７と周波
数比較され、その比較結果２４を得る。

【００２２】基準信号７の周期は、ＲＲＳＴの周期と一
致させるものとすると、周波数比較器２３は、図５の構
成となる。図５中図２と同じ番号の回路ブロックは同一
機能の回路であり説明は省略する。図２の構成に比し、
ウインドコンパレータは必要ない。ラッチ回路１３の出
力は、コンパレータ３０に入力されて“１”と比較され
る。この検出回路の場合、１以外のカウント値であれ
ば、メモリアドレス追い越しが発生したものとして検出
する。この検出回路は、ＲＲＳＴ周期を基準としてＷＲ
ＳＴ周期を測定している。ＲＲＳＴ周期中にＷＲＳＴタ
イミングが１個入っている状態が正常状態である。その
他０個、２個、３個以上はメモリアドレス追い越し状態
である。イコールコンパレータ３０にてカウンタ１０出
力を比較し１以外を検出する。

【００２３】また、周波数比較器２３は図６（ａ）のよ
うに簡略化することも可能である。図６（ａ）は、Ｄタ
イプフリップフロップ回路Ｄ１がカウンタ１０に相当
し、フリップフロップ回路Ｄ２がラッチ回路１３に相当
する。動作は、図６（ｂ）に示す。入力Ａは、ＷＲＳＴ
周期の信号である。この信号をフリップフロップ回路Ｄ
１にて２分周する。フリップフロップ回路Ｄ１の出力
を、フリップフロップ回路Ｄ２にてＲＲＳＴタイミング
でラッチする。また、ラッチ後、フリップフロップ回路
Ｄ１をクリアする。検出出力を得るフリップフロップ回
路Ｄ２のＱ出力は、Ｄ１のＣＫ入力立ち上がりが２つ入
った場合、次のＲＲＳＴタイミングでＬレベルとなる。
これがメモリアドレス追い越し検出である。また、検出
出力Ｄ２のＱ出力は、Ｄ１のＣＫ入力立ち上がりがなか
った場合、次のＲＲＳＴタイミングでＬレベルとなる。
これもメモリアドレス追い越し検出である。

【００２４】この回路は、Ｄ１のＣＫ入力に３つ以上の
立ち上がりが入った場合は、誤動作するが実用上問題が
ない。というのは、この回路でＷＲＳＴ周期がＲＲＳＴ
周期の半分から２倍まで測定可能であるからである。

【００２５】（メモリアドレス追い越し検出手段３）上
記したメモリアドレス追い越し検出手段１、２は、メモ
リ追い越しが発生した瞬間のメモリ書き込み・読み出し
１シーケンスだけの検出である。この検出をあらかじめ
決めた時間だけ引き延ばすことででジッタ検出とするこ
とができる。例えば、０．５秒程度時間引伸しを行えば
１秒程度のジッタ周波数が発生していることを検出可能
となる。

【００２６】図７（ａ）にメモリ追い越し検出手段３を
示す。図中周波数比較器４０は、前述の周波数比較器と
同じである（図１、図４等）この周波数比較器４０の出
力を時間引伸し回路４１にて既定時間検出結果を引き延
ばすようにしている。

【００２７】図７（ｂ）は、時間引伸し回路４１の具体
例である。周波数比較器４０の出力信号Ａの変化タイミ
ングから既定時間検出結果を引き延ばすように構成され
ている。Ｄタイプフリップフロップ回路５０のＣＫ入力
端子に、信号Ａが供給され、例えば、信号Ａが“Ｌ”の
時検出であれば立ち下がりでフリップフロップ回路５０
のＱ出力を“Ｌ”から“Ｈ”に変化させようになってい
る。このＱ出力は、カウンタ５１のイネーブル端子に供
給される。カウンタ５１は、動作期間中、時間基準のＣ
Ｋをカウントし、カウンタ出力値をイコールコンパレー
タ５２に供給する。コンパレータ５２は、カウンタ出力
値と引伸し時間設定値と比較し、この設定値にカウンタ
出力が到達したら、フリップフロップ回路５０とカウン
タ５１をクリアする。時間引伸し結果は、フリップフロ
ップ回路５０出力とする。極性反転はＱ出力である。

【００２８】以上、メモリアドレス追い越し検出回路に
ついて述べた。次に、この検出結果を使用してＴＢＣ回
路動作を制御する方法について述べる。（ＷＲＳＴ位相制御回路）図８に、ＷＲＳＴ位相制御回
路を示す。入力水平同期信号をＰＬＬ回路６０でＮ逓倍
した信号を得る。この信号は分周回路６１でＮ分周され
る。別回路としては、ＰＬＬ回路６０内の分周回路から
Ｎ分周された信号を使用しても良い。つまり、入力水平
同期に位相同期した同一周波数の信号を得れば良い。こ
の信号は、分周回路６２でＰ分周される。Ｐの値は、使
用するＴＢＣ用メモリ（記憶装置）のメモリ容量に応じ
て設定する。この場合、メモリ容量は、１水平同期期間
のＰ倍となる。このＰ分周信号は、移相器６３で移相さ
れた後、微分回路６４で微分され、ＷＲＳＴ信号６５と
して出力される。移相器６３の移相量を制御すれば、Ｗ
ＲＳＴ信号６５の移相を制御することができる。

【００２９】移相器６３の制御信号作成回路の構成につ
いて説明する。基準周波数発振器６６の発振出力は、分
周回路６７に入力されてＮ分周され、更に分周回路６８
でＰ分周される。ここで分周回路６１と６７、および分
周回路６２と６８の２組の出力平均周波数は一致したも
のになる。ＲＲＳＴ信号７０は、分周回路６８の出力を
微分回路６９で微分したものである。周波数比較器７１
では、位相器６３出力と分周回路６８に出力との周波数
を比較し、メモリ追い越し回路と同様に周波数が大きく
ずれている場合を検出する。この検出結果は、カウンタ
７２に入力されて計数される。カウント出力は、剰余回
路７３に入力されＰに対する剰余をとり論理回路７４を
介して前述の移相器６３の制御信号とする。なお、周波
数比較器７１は、前述の図２、図５、図６に示したよう
な回路構成でよい。

【００３０】次に、図９を用いてさらに具体的に説明す
る。図８と同じ番号は、同一機能であり説明を省く。分
周回路６２と位相器６３を実際に構成する場合、分周回
路７５として、分周回路７５の分周出力の各位相出力を
選択回路７６にて、前述の制御信号で選択する。

【００３１】上述のＰ分周回路のＰが２である場合は、
特に回路が簡単な構成となり、図１０で示す具体回路で
実現できる。図１０（ａ）中、図８と同じ番号部分は同
一機能であるので説明は省く。図８の回路との違いは、
Ｐ分周回路６２を２分周回路８０とし、位相器６３をイ
クスクリーシブオア回路（以下ＥＯＲ回路）８１とした
点である。またそれに伴い、基準信号側のＰ分周回路６
８も２分周回路８３とした。さらに周波数比較器７１出
力を処理する図８のカウンタ７２、剰余回路７３、論理
回路７４部分が、２分周回路８２に置き変わり簡略化さ
れる。

【００３２】図１０（ｂ）に、図１０（ａ）の回路動作
を説明する波形図を示す。図１０（ａ）中のアルファベ
ット記号のノードの各部波形図となっている。図１０
（ｂ）で、入力データはデジタル化した入力映像信号で
ある。小文字ａ，ｂ，ｃ，…ｉは１ライン単位のデータ
で、ｎ，（ｎ＋１），…は２ライン単位のメモリ長に対
応したデータ列である。メモリはこの場合２ラインデー
タを書き込めるメモリ容量がある。信号Ａは、ＷＲＳＴ
周期の信号であり、信号Ｃは、ＲＲＳＴ周期の信号であ
る。例えば、信号Ａの立ち上がりタイミングをＷＲＳＴ
タイミングとすると、入力データ列（ｎ＋１）の２ライ
ンデータ列がメモリに書き込まれる。読み出しは、信号
Ｃの立ち上がりタイミングから２ライン分データ列が順
次読み出される。例えば、図１０（ｂ）の（ｎ＋２）目
でＲＲＳＴ周期にＷＲＳＴ立ち上がりが入らなかった場
合、これはメモリアドレス追い越しである。周波数比較
器７１出力は、次の（ｎ＋３）目に“Ｌ”となりメモリ
アドレス追い越し状況を検出する。検出結果の立ち下が
りを分周器８２でとらえ分周すると分周器８２の出力が
“Ｌ”から“Ｈ”に変化する。この出力が信号Ｂであ
る。信号Ｂと信号ＡとをＥＯＲ回路８１で処理するとメ
モリアドレス追い越し検出でＷＲＳＴ周期信号の立ち上
がりが移相されたのがわかる。従って、読み出しデータ
は、図１０（ｂ）の最下位となり、従来の図の読み出し
しデータと比較して、読み出しデータの位相ズレが修正
されていることがわかる。

【００３３】（ＲＲＳＴ位相制御回路）図１１にＲＲＳ
Ｔ位相制御回路の構成例を示す。これは、図８のＷＲＳ
Ｔ位相制御回路と同様な回路である。ただし、移相器６
２をＲＲＳＴ信号処理側に設けただけである。回路動作
は図８の説明をとほぼ同じであり省略する。以下、図
９、図１０に対応した回路も同様に構成できる。

【００３４】（ＷＲＳＴ（またはＲＲＳＴ）位相制御回
路を含むＴＢＣ回路）図１２には、ＷＲＳＴ位相制御回
路を含むＴＢＣ回路の構成例を示す。図８、図９、図１
０で説明したＷＲＳＴ位相制御回路とメモリ等の回路構
成要素を含めて構成したものである。従って、図１２は
ＴＢＣ回路全体を示している。

【００３５】入力映像信号１００はアナログデジタル
（Ａ／Ｄ）変換器１０１でデジタルデータに変換され
る。この入力デジタル信号は、記憶装置１０２におい
て、書き込み・読み出し処理され、この過程で入力映像
信号に存在する時間軸変動（以下ジッタ）が除去され
る。ジッタ除去されたデジタル信号は、Ｄ／Ａ変換器１
０３でアナログ信号に変換され、出力アナログ信号１１
０となる。

【００３６】時間軸変動を除去するために、先に説明し
たように書き込み側では、ＰＬＬ回路および分周回路６
０、６１、分周回路６２、移相器６３、微分回路６４が
用いられて、ＷＣＫ信号、ＷＲＴＳＴ信号が作成され
る。また読み出し側では、基準周波数発振器６６、分周
回路６７、６８、微分回路６９、等が用いられ、移相器
６３の移相量制御信号作成手段として比較器７１が用い
られる。同様に、ＲＲＳＴ位相制御回路を含んだＴＢＣ
回路も図１３に示す。先の実施例と同一部分には同一符
号を付して図説明は省略する。

【００３７】（スルー／ＴＢＣ動作モード切換）ＶＴＲ
やＬＤ装置の場合、ＳＴＯＰ（停止）からＰＬＡＹ（再
生）への移行時等、機器のモード変更時は再生信号は乱
れており通常、ＴＢＣ処理を行うことができない。特に
メモリ容量が数ラインのＴＢＣの場合は、再生信号が安
定になってからしかＴＢＣ動作を開始するほうがよい。
つまり、メモリアドレス追い越しがなくなったことを検
出してからＴＢＣ動作モードに移行したほうが、画面乱
れがない。

【００３８】以上のことを考慮すると、前述のメモリア
ドレス追い越し検出手段を利用し、メモリアドレス追い
越し時は、ＴＢＣ動作を止めて入力信号をそのままスル
ーして出力するほうがよい。

【００３９】図１４にＴＢＣ回路の構成例１を示す。入
力映像信号は、Ａ／Ｄ変換器２００でデジタルデータに
変換され、記憶装置２０１と選択器２０２に供給され
る。選択器２０２は、記憶装置２０１の出力とＡ／Ｄ変
換器２００の出力のいずれか一方を後述の制御信号にて
選択する。記憶装置２０１の出力を選択するときは、Ｔ
ＢＣ動作モードであり、Ａ／Ｄ変換器２００の出力を選
択するときはスルーモードである。選択器２０２の出力
は、Ｄ／Ａ変換器２０３にてアナログ信号に変換され
る。

【００４０】書き込みシーケンス回路は、今までに説明
してきたがもう一度説明する。入力映像信号から同期分
離回路２０４で水平同期信号が分離される。この水平同
期信号を基準としてＰＬＬ回路２０５では、水平同期信
号に位相同期したＨＤ信号を得る。またＮ逓倍してＷＣ
Ｋを得る。ＨＤ信号は、分周器２０７でＰ分周されメモ
リ長に相当した時間長さの周期信号となり、この周期信
号は微分回路２０８で微分されてＷＲＳＴ信号となる。
一方、基準周波数発振回路２０９でＲＣＫ信号が発生さ
れ、この信号は分周回路２１０と２１１で分周され後、
微分回路２１２で微分されＲＲＳＴ信号となる。また分
周回路２０７と２１１の出力を周波数比較器２１３で周
波数比較した結果が上述のように、メモリアドレス追い
越し検出結果である。この検出結果は、図７で説明した
ように時間引伸し回路２１４であらかじめ決めた一定期
間引き延ばされる。この引伸した検出結果は、論理回路
２１５で後述の標準・非標準検出回路２１６出力と論理
積がとられ、前述の選択回路２０２の制御信号となる。

【００４１】標準・非標準検出回路２１６は、ＰＬＬ回
路６０からＨＤ信号とＶＤ信号（垂直同期信号）を得、
Ｖ区間に存在するＨＤ信号の数を計数し、この計数値と
基準値と比較して、その検出結果を検出出力とする。例
えば、ＮＴＳＣ信号では、１Ｖ期間にＨＤの数は２６
２．５個である。これからずれた数値の場合、非標準信
号であると検出する。非標準信号の場合、ＴＢＣがかか
らなくなるためスルーとする。ただし、メモリ数に余裕
がある場合は、必ずしも標準・非標準検出結果を使用す
る必要はない。

【００４２】次に、ＴＢＣ回路全体の具体例２を図１５
に示す。図１４との違いのみを説明することにする。図
１５において、分周回路２０７と２１１出力を、ＴＢＣ
動作の開始検出を行うＴＢＣＯＮ検出回路２１７にて
検出し、その結果を保持回路２１８で保持してＴＢＣ動
作モードに移行するようにしている。論理回路２１５の
出力は、保持回路２１８の保持するＴＢＣ動作モードフ
ラグをスルーモードフラグに変更する。保持回路２１８
は例えばＲＳフリップ・フロップで構成することができ
る。そうするとＴＢＣＯＮ検出結果でＲＳフリップ・
フロップをセットし、論理回路２１５の出力でリセット
すれば良い。保持回路２１８は、同様の機能を有すれば
良く、ＲＳフリップ・フロップに限定するものではな
い。

【００４３】図１６には、ＴＢＣ回路全体具体例３を示
す。図１５の回路との違いのみ説明すると、移相器２１
８が分周回路２０７の出力側に挿入されている点であ
る。この挿入による回路動作は、図８、図９、図１０で
説明した通りである。また、図示はしないが、前述の説
明のごとく、ＲＲＳＴ信号側に移相器を挿入して良い。

【００４４】ＴＢＣＯＮ検出回路２１７の構成例につ
いては後述するが、スルーモードからＴＢＣ動作モード
への移行は、記憶装置２０１の平均遅延分遅延時間が変
化するため、場合によってはＨスキューが生じる。そこ
で、ＴＢＣＯＮ検出回路２１７の出力は、Ｖブランキ
ング期間に変化するようにフィールドパルスでラッチす
るようにする。そうするとＨスキューが生じてもＴＶ側
でＶブランキング期間にＡＦＣが引き込み処理を完了
し、表示画面内にはスキューは現れない。

【００４５】（固定遅延／ＴＢＣ動作モード切換）上記
と同様に、メモリアドレス追い越し時はＴＢＣ動作を止
め固定遅延とすることも可能である。固定遅延量はＴＢ
Ｃメモリの平均遅延量とするのが都合がよい。

【００４６】図１７には固定遅回路を有したＴＢＣ回路
構成例１を、図１８には同構成例２を、図１９には同構
成例３を示す。これらは、図１４、図１５、図１６のス
ルー部分を固定遅延回路３００に置き換えたものであ
り、今までの説明で理解できるものである。

【００４７】補足的な説明として、固定遅延モードから
ＴＢＣ動作モードへの移行は、Ｖブランキング周期に行
ってもよいが、後述のＴＢＣＯＮ検出回路で示す如
く、ＷＲＳＴとＲＲＳＴ信号の位相の一致をみて検出し
ても良い。この場合、画面内でモード切換を行ってもＨ
スキューが生じにくいからである。つまりジッタが小さ
い場合は、ＴＢＣ記憶装置の遅延時間と固定遅延回路３
００の遅延時間が略一致しているからである。

【００４８】（ＴＢＣＯＮ検出回路）図２０（ａ）に
は、ＴＢＣＯＮ検出回路２１７の構成例１を示す。位
相検波回路３０１は、入力Ａ，Ｂの位相検波を行う。入
力Ａ，Ｂは前述した書き込みリセット周期を示すＷＲＳ
Ｔ信号と読み出しリセット周期を示すＲＲＳＴ信号であ
る。この位相検波出力は、コンパレータ３０２で基準値
と比較され基準値と一致した場合は、ＴＢＣＯＮして
も良いとする。例えば、図１８、図１９の回路の場合
は、ＷＲＳＴとＲＲＳＴ信号の位相の一致を見るので、
基準値は０となる。また、コンパレータをウインドコン
パレータとすれば、位相が略一致したことを検出するこ
とになる。Ｈスキューが画面内に知覚できない範囲であ
れば（数１０から数１００ｎｓｅｃ程度）問題がない。
そして、この検出結果が一致を示しても、前述のメモリ
アドレス追い越し検出回路の出力が追い越しを検出して
いれば、保持回路２１８に位相一致情報が来てもＴＢＣ
動作モードに移行しないようにすれば良い。

【００４９】図２０（ｂ）には具体例２を示す。具体例
１の位相検波回路３０１，コンパレータ３０２に加え、
コンパレータ３０２の出力にカウンタ３０３が接続され
ており、このカウンタ３０３を用いて決められた期間に
位相一致が何回あったかを計数する。計数結果を例え
ば、保持回路３０４を用いてフィールド周期で保持する
ことで、今のフィールド期間にてＷＲＳＴとＲＲＳＴ信
号が略位相一致していたことがわかる。この計数値を比
較回路３０５で基準値と比較して出力結果とするもので
ある。

【００５０】ただし、比較回路３０５の基準値は０か
１、２程度である。また、ウインドコンパレータ３０２
のウインドを広げることでＴＢＣＯＮ条件が緩やかに
することができる。これらは、システムの様々な仕様に
よって決定される。

【００５１】図２０（ｃ）には、位相検波回路３０１の
構成例を示す。鋸歯状波発生回路３０６とその出力の保
持回路（サンプル・ホールド回路）３０７で構成する。
これは、一般的位相検波回路である。

【００５２】（メモリアドレス追い越し検出の一定期間
停止）ＶＴＲでは、Ｖ信号から数ライン前でヘッド切換
信号により再生ヘッドを切り換えている。従って、ヘッ
ド切換タイミングで再生ＦＭ信号の位相不連続が生じノ
イズが発生する。このノイズを同期分離回路が検出ミス
し、水平同期信号とみなすことがある。この水平同期信
号から作成したＷＲＳＴ信号の位相がずれている場合
は、メモリアドレス追い越し検出が動作してしまう。こ
れを防ぐためヘッドスイッチング位置を含む期間メモリ
アドレス追い越し検出を停止する。

【００５３】図２１には、メモリアドレス追い越し検出
回路のヘッド切換期間停止回路の構成例を示している。
即ち、ヘッドスイッチング区間パルス発生回路４０１
は、入力映像信号の垂直同信号（Ｖ信号）の数ライン前
にヘッド切換信号を発生しているが、ヘッド切換期間
は、メモリアドレス追い越し検出回路４０２の出力が断
となるようにスイッチ４０３を制御している。

【００５４】

【発明の効果】以上説明してきた実施例から本発明の効
果をまとめる。少ないメモリ容量で製品価格を抑え、か
つ、メモリ追い越しによるＴＶ画面上不動等の弊害をな
くした実用的システムを提供する事をが可能になる。更
に、本発明を使用する事によって、ＶＴＲやＬＤ装置の
再生画像における時間軸変動を抑え見やすい高画質映像
機器を安価な値段で提供することができ、民生用映像機
器に寄与すること大である。

【図面の簡単な説明】

【図１】この発明に係わるメモリアドレス追い越し検出
回路の実施例１を示す図。

【図２】図１の周波数比較器の構成例を示す図。

【図３】図２の周波数比較器の各部の信号波形例を示す
図。

【図４】この発明に係わるメモリアドレス追い越し検出
回路の実施例２を示す図。

【図５】上記実施例の周波数比較器の他の構成例を示す
図。

【図６】上記実施例の周波数比較器のさらに他の構成例
とその動作波形例を示す図。

【図７】この発明に係わるメモリアドレス追い越し検出
回路の実施例３および時間引伸し回路の具体例を示す
図。

【図８】ＷＲＳＴ（書き込みリセット信号）の位相制御
回路の例１を示す図。

【図９】ＷＲＳＴ位相制御回路の具体的構成例１を示す
図。

【図１０】ＷＲＳＴ位相制御回路の具体的構成例２とそ
の動作波形例を示す図。

【図１１】ＲＲＳＴ（読み出しリセット信号）の位相制
御回路の例１を示す図。

【図１２】ＷＲＳＴ位相制御回路を有するＴＢＣ回路の
構成例を示す図。

【図１３】ＲＲＳＴ位相制御回路を有するＴＢＣ回路の
構成例を示す図。

【図１４】この発明のＴＢＣ回路の全体構成例１を示す
図。

【図１５】この発明のＴＢＣ回路の全体構成例２を示す
図。

【図１６】この発明のＴＢＣ回路の全体構成例３を示す
図。

【図１７】この発明のＴＢＣ回路の全体構成例４を示す
図。

【図１８】この発明のＴＢＣ回路の全体構成例５を示す
図。

【図１９】この発明のＴＢＣ回路の全体構成例６を示す
図。

【図２０】この発明の回路で用いられたＴＢＣＯＮ検
出回路の構成例と位相検波回路の構成例を示す図。

【図２１】メモリアドレス追い越し検出の一定期間停止
回路の例を示す図。

【図２２】従来のＴＢＣ回路の構成例を示す図。

【図２３】記憶装置（メモリ）構成の概要を示す図。

【図２４】上記記憶装置の動作を説明するために示した
図。

【図２５】メモリアドレス追い越しが生じた場合の弊害
を説明するために示した図。

【符号の説明】

２…同期分離回路、３…ＰＬＬ回路、５…基準周波数発
振器、６…分周器、８…周波数比較器、１０…カウン
タ、１１…微分回路、１３…ラッチ回路、１４、１５…
コンパレータ、１６…アンド回路、２０…ＰＬＬ回路、
２１…Ｎ分周回路、２３…周波数比較器、３０…イコー
ルコンパレータ、４０…周波数比較器、４１…時間引伸
し回路、５０…Ｄタイプフリップフロップ回路、５１…
カウンタ、５２…イコールコンパレータ、６０…ＰＬＬ
回路、６１、６２、６７、６８…分周回路、６３…移相
器、６４、６９…微分回路、７１…周波数比較器、７２
…カウンタ、７３…剰余回路、７４…論理回路、７５…
分周回路、７６…選択回路、８０、８２、８３…分周回
路、８１…イクスクリーシブオア回路、１０１、２００
…アナログデジタル（Ａ／Ｄ）変換器、１０２、２０１
…記憶装置、１０３、２０３…デジタルアナログ（Ｄ／
Ａ）変換器、１０４、２０４…同期分離回路、２０５…
ＰＬＬ回路、２０７、２１０、２１１…分周回路、２０
８、２１２…微分回路、２０９…基準周波数発振回路、
２１３…周波数比較器、２１４…時間引伸し回路、２１
５…論理回路、２１６…標準・非標準検出回路、２１７
…ＴＢＣＯＮ検出回路、２１８…保護回路、２１９…移
相器、３００…固定遅延回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/91 - 5/956 G11B 20/02 H04N 9/79 - 9/898

Claims

(57)【特許請求の範囲】

【請求項１】入力信号に含まれる同期信号に位相同期さ
せて生成した書き込みクロック信号および書き込みタイ
ミング信号を用いてメモリに前記入力信号を書き込み、
発振手段の基準信号を用いて生成した読み出しクロック
信号および読み出しタイミング信号を用いて前記メモリ
から出力信号を読み出す時間軸補正回路において、前記同期信号に位相同期した第１の比較信号と前記基準
信号に位相同期した第２の比較信号との周波数比較結果
より、前記メモリの書き込みタイミングに対する読み出
しタイミングの追い越し、または読み出しタイミングに
対する書き込みタイミングの追い越しを検出する検出手
段と、この検出手段の検出結果をあらかじめ決められた時間分
時間引伸しする時間引伸し手段と、この時間引伸し手段が引伸した結果に従って、前記入力
信号を前記メモリを介さずそのまま導出するか、前記メ
モリ出力を導出するかを選択する選択手段とを有したこ
とを特徴とする時間軸補正回路。
【請求項２】前記入力信号をそのまま導出するモードか
ら前記メモリの出力を導出するモードへの移行タイミン
グは、前記入力信号の垂直ブランキング期間に行うこと
を特徴とした請求項１の記載の時間軸補正回路。
【請求項３】入力信号に含まれる同期信号に位相同期さ
せて生成した書き込みクロック信号および書き込みタイ
ミング信号を用いてメモリに前記入力信号を書き込み、
発振手段の基準信号を用いて生成した読み出しクロック
信号および読み出しタイミング信号を用いて前記メモリ
から出力信号を読み出す時間軸補正回路において、前記同期信号に位相同期した第１の比較信号と前記基準
信号に位相同期した第２の比較信号との周波数比較結果
より、前記メモリの書き込みタイミングに対する読み出
しタイミングの追い越し、または読み出しタイミングに
対する書き込みタイミングの追い越しを検出する検出手
段と、前記検出手段の検出結果を予め決められた時間分時間引
伸しする時間引伸し手段と、前記時間引伸し手段の引伸し結果に従って、前記入力信
号を前記メモリの平均遅延時間に相当する遅延時間分固
定遅延手段で遅延した信号を導出するか、前記、メモリ
出力を導出するかを選択する選択手段とを有したことを
特徴とする時間軸補正回路。
【請求項４】前記入力信号を前記メモリの平均遅延時間
に相当する遅延時間分固定遅延手段で遅延した信号を導
出するモードから前記メモリ出力を導出するモードヘの
移行タイミングを、メモリ書き込みタイミングとメモリ
読み出しタイミングの差が所定位相範囲内に入った時と
することを特徴とした請求項１、３のいずれかに記載の
時間軸補正回路。
【請求項５】前記検出手段は、前記入力信号に含まれる同期信号をＭ逓倍（Ｍは自然
数）した信号を前記第１の比較信号とし、この第１の比
較信号を前記第２の比較信号の２周期期間計数し、その
計数値と比較値とを比較して、この比較結果により前記
メモリの書き込みタイミングに対する読み出しタイミン
グの追い越し、または読み出しタイミングに対する書き
込みタイミングの追い越しを検出することを特徴とした
請求項１、３のいずれかに記載の時間軸補正回路。
【請求項６】前記検出手段は、前記入力信号に含まれる
前記同期信号をＮ分周した信号を前記第１の比較信号と
し、この第１の比較信号を前記第２の比較信号の１周期
期間計数し、該計数結果が１であるか、１でないかを判
定することを特徴とした請求項１、３のいずれかに記載
の時間軸補正回路。
【請求項７】入力信号に含まれる同期信号に位相同期さ
せて生成した書き込みクロック信号および書き込みタイ
ミング信号を用いてメモリに前記入力信号を書き込み、
発振手段の基準信号を用いて生成した読み出しクロック
信号および読み出しタイミング信号を用いて前記メモリ
から出力信号を読み出す時間軸補正回路において、前記入力信号に含まれる前記同期信号をＮ分周した信号
を第１の比較信号とし、この第１の比較信号を前記基準
信号に位相同期した第２の比較信号の1周期期間計数
し、該計数結果が１であるか、１でないかを判定し、こ
の判定結果により前記メモリの書き込みタイミングに対
する読み出しタイミングの追い越し、または読み出しタ
イミングに対する書き込みタイミングの追い越しを検出
する検出手段と、この検出手段の検出結果に従って、前記書き込みタイミ
ングまたは前記読み出しタイミングのいずれか一方の位
相を制御する位相制御手段とを具備したことを特徴とす
る時間軸補正回路。
【請求項８】入力信号に含まれる同期信号に位相同期さ
せて生成した書き込みクロック信号および書き込みタイ
ミング信号を用いてメモリに前記入力信号を書き込み、
発振手段の基準信号を用いて生成した読み出しクロック
信号および読み出しタイミング信号を用いて前記メモリ
から出力信号を読み出す時間軸補正回路において、前記入力信号に含まれる前記同期信号をＮ分周した信号
を第１の比較信号とし、この第1の比較信号を前記基準
信号に位相同期した第２の比較信号の１周期期間計数
し、該計数結果が１であるか、１でないかを判定し、こ
の判定結果により前記メモリの書き込みタイミングに対
する読み出しタイミングの追い越し、または読み出しタ
イミングに対する書き込みタイミングの追い越しを検出
する検出手段と、この検出手段の検出結果をあらかじめ決められた時間分
時間引伸しする時間引伸し手段と、この時間引伸し手段が引伸した結果に従って、前記入力
信号を前記メモリを介さずそのまま導出するか、前記メ
モリ出力を導出するかを選択する選択手段とを有したこ
とを特徴とする時間軸補正回路。
【請求項９】入力信号に含まれる同期信号に位相同期さ
せて生成した書き込みクロック信号および書き込みタイ
ミング信号を用いてメモリに前記入力信号を書き込み、
発振手段の基準信号を用いて生成した読み出しクロック
信号および読み出しタイミング信号を用いて前記メモリ
から出力信号を読み出す時間軸補正回路において、前記入力信号に含まれる前記同期信号をＮ分周した信号
を第１の比較信号とし、この第１の比較信号を前記基準
信号に位相同期した第２の比較信号の１周期期間計数
し、該計数結果が１であるか、１でないかを判定し、こ
の判定結果により前記メモリの書き込みタイミングに対
する読み出しタイミングの追い越し、または読み出しタ
イミングに対する書き込みタイミングの追い越しを検出
する検出手段と、この検出手段の検出結果をあらかじめ決められた時間分
時間引伸しする時間引伸し手段と、前記時間引伸し手段の引伸し結果に従って、前記入力信
号を前記メモリの平均遅延時間に相当する遅延時間分固
定遅延手段で遅延した信号を導出するか、前記メモリ出
力を導出するかを選択する選択手段とを有したことを特
徴とする時間軸補正回路。
【請求項１０】前記メモリの書き込みタイミングに対す
る読み出しタイミングの追い越し、または読み出しタイ
ミングに対する書き込みタイミングの追い越しを検出す
る前記検出手段の出力をＶＴＲのヘッド切換タイミング
近傍では断とする手段を有したことを特徴とする請求項
１、３、７、８、９のいずれかに記載の時間軸補正回
路。