JPH08317419A

JPH08317419A - 画像信号処理装置

Info

Publication number: JPH08317419A
Application number: JP11618195A
Authority: JP
Inventors: Yasushi Odate; 靖大舘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-05-15
Filing date: 1995-05-15
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】フィールド単位で高速かつ簡単にメモリの書き
込みおよび読み出しができる画像信号処理装置を提供す
ること。【構成】書き込みリセットおよび読み出しリセット端子
付きのメモリの偶数アドレスに対応する記憶領域へ第１
フィールド、奇数アドレスへ第２フィールドの画像デー
タを書き込む。第１フィールドの書き込み時、インプッ
トイネーブル端子に色副搬送波の４倍の周波数（４ｆS
C）を持つ書き込みおよび読み出し用の基本クロックを
２分周した信号の正相の信号を供給する。書き込みクロ
ックによりインクリメントされるアドレスカウンタの偶
数番地に書き込み可能となるようにイネーブル信号を供
給する。また、奇数番地に書き込む場合は、逆相のイネ
ーブル信号を供給する。読み出しも同様とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像信号を処理する画像
信号処理装置に関し、特に入力された画像信号を一旦記
憶し、記憶された画像信号を出力する画像メモリを有す
る画像信号処理装置に関するものである。

【０００２】

【従来の技術】従来より、画像信号処理装置として、入
力された画像信号を一旦記憶し、記憶された画像信号を
出力する画像メモリを有する装置がある。上述のような
画像信号処理装置として、例えば電子スチルビデオカメ
ラがあるが、電子スチルビデオカメラにおいて使用され
る画像メモリとしては結線数が少なく、簡易なメモリコ
ントローラにて制御可能で、データの書き込みや読み出
しを高速で行うことができる等の理由から、ＦＩＦＯ
（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）メモリがよ
く用いられている。

【０００３】そして、ＦＩＦＯメモリにより構成される
フレームメモリを用いた従来の画像信号処理装置におい
て、１フレーム分の画像信号を記憶する場合には、フレ
ームメモリのアドレス（番地）のうち、前半のアドレス
（番地）領域に、第１フィールドの画像信号を記憶し、
後半のアドレス（番地）領域に第２フィールドの画像信
号を記憶していた。このことを図３に示す。

【０００４】図４は、色差信号をｆｓｃのクロックでサ
ンプリングした場合における色信号を２MbitのＦＩＦＯ
メモリに記録する場合の構成例である。図４においてメ
モリ５に書き込まれるための画像信号（１フレーム）の
うち、Ｙ／Ｃ分離部１にて分離された色信号はデコーダ
２にてデコードされ、Ｒ−Ｙ信号とＢ−Ｙ信号になる。
両者８bit は、ＡＤ変換器３Ａ，３Ｂにてｆｓｃ（３．
５８MHz)のクロックに同期してＡＤ変換された後、マル
チプレクサ４からＲ−Ｙ／Ｂ−Ｙの順に交互に出力され
る。この出力された信号がＦＩＦＯメモリ５のデータ入
力ラインＤin０〜Ｄin７に入力される。

【０００５】ＦＩＦＯメモリ５は、データの入出力ライ
ン（Ｄin０〜Ｄin７，ＤOUT０〜ＤOUT ７）の他、リー
ドライト制御用の各入力端子(OE，RE，IE，WE，RSTE，R
STW)およびクロックの入力端子(RCLK，WCLK)を備えてお
り、各入力端子にはメモリコントローラ８からタイミン
グ信号が供給される構成となっている。また、メモリ５
は、制御用の各入力端子(OE，RE，IE，WE，RSTR，RSTW)
に、２値化された信号の内、‘Ｈ’が供給されたときに
動作可能となるようになっている。

【０００６】リセットライト端子RSTWはライトアドレス
ポインタをイニシャライズするためのリセット入力端子
で、画像データの書き込みの前にリセットされる。ライ
トイネーブル端子WEはライトアドレスポインタをイネー
ブル／ディセーブル（２値化された信号‘Ｌ’‘Ｈ’に
て制御が行われる）にするための入力端子で、画像デー
タの書き込みの間中（１フレーム）イネーブルとする。
インプットイネーブル端子IEは書き込み動作をイネーブ
ル／ディセーブルするための入力端子で、この場合ライ
トイネーブルと同じで画像データの書き込みの間中（１
フレーム）イネーブルとし、１フレーム間のデータをメ
モリ５に取り込む。ライトクロック端子WCLKは、メモリ
５を動作させるための基準クロックの入力端子であり、
この場合コントローラから２ｆｓｃ（７．１６MHz)の周
波数を持つクロックが供給される。なお、ｆSCは色副搬
送波の周波数を示している。

【０００７】メモリ５のアドレス（番地）から見れば、
入力されたデータはマルチプレクサ４出力でＲ−ＹとＢ
−Ｙが交互に並んでおり、それをそのままメモリ５のア
ドレスに割り当てた形で記憶される。この様子を図５ａ
〜ｅに示す。例えば図５（ｅ）に示すように、０番地は
第１フィールドのＲ−Ｙのデータが記憶され、１番地は
第１フィールドのＢ−Ｙのデータが記憶される。２番地
は第１フィールドのＲ−Ｙのデータが記憶される。以下
連続にこの順番で記憶されていく。そして、第１フィー
ルドのデータが終われば続いて第２フィールドのデータ
が第１フィールドと同じように、図３に示すような記憶
領域へ記憶されていく。

【０００８】再生時は記憶されたデータの書き込みと同
じ理屈で、順番に読み出される。リセットリード端子RS
TRはリードアドレスポインタをイニシャライズするため
のリセット入力端子で、画像データの読み出しの前にリ
セットされる。リードイネーブル端子REはリードアドレ
スポインタをイネーブル／ディセーブルにするための入
力端子で、画像データの読み出しの間中（１フレーム）
イネーブルとする。アウトプットイネーブル端子OEは読
み出し動作をイネーブル／ディセーブルにするための入
力端子で、この場合リードイネーブルと同じで画像デー
タの書き込みの間中（１フレーム）イネーブルとし、１
フレーム間のデータをメモリ５に取り込む。リードクロ
ックRCLKはメモリ５を動作させるための基準クロックで
あり、この場合周波数は２ｆｓｃ（７．１６MHz)とな
る。

【０００９】メモリ５の出力端子（ＤOUT0〜ＤOUT7）か
ら読み出された８bit のシリアルデータはＤＡコンバー
タ６に入力され、Ｒ−ＹのＤＡクロックとＢ−ＹのＤＡ
クロックでアナログ信号に戻され、エンコーダで３．５
８MHz の色信号となる。

【００１０】このようなシステムでは１フレームのデー
タを２Mbitのメモリ１個に記憶することはできるが、再
生する際に記憶したフレームをフィールド単位で連続に
呼び出せるのは第１フィールドだけであり、第２フィー
ルドのデータを連続して呼び出すことはできないという
問題点がある。すなわち、記憶したフレームのうち、第
１フィールドの静止画は再生できるが、第２フィールド
の静止画は再生できない。

【００１１】これはＦＩＦＯメモリ５を使用する場合、
読み出す際のリセットが、必ず０番地に戻ってしまうた
めで、すなわち、第１フィールドの頭に戻ってしまうた
めで、ＦＩＦＯメモリ５を使用する場合、仕方がないこ
とであった。従来はこのように、第２フィールドの静止
画が必要な場合、すなわち第２フィールドのデータの連
続読み出しが必要な場合、２MbitのＦＩＦＯメモリ５を
２個使い、フィールド単位で記憶するか、ＦＩＦＯメモ
リ５そのものを使用せず、一般のメモリでアドレスを指
定して使用するのが一般的であった。そのため非常に使
い勝手が悪くなっていた。

【００１２】

【発明が解決しようとする課題】上記従来の画像信号処
理装置において、ＦＩＦＯメモリから読み出しを行う
際、リセットがかかるため０番地から読み出すことにな
り、第２フィールドの先頭からの読みだしが出来ない問
題があった。したがって、メモリが２フィールド分の記
憶容量を持っていても１フィールド分しか使用できない
という欠点を有する。また、第２フィールドの先頭から
読み出すため、もう一つＦＩＦＯメモリを用意すること
が考えられるが、部品点数が増え、装置が大型化すると
いう問題があった。さらに、アドレスを指定できるメモ
リを用意するとコントローラが複雑になるという問題が
あった。

【００１３】本発明は上記問題点に鑑みて為されたもの
であって、入力された画像信号を一旦画像メモリに記憶
し、記憶された画像信号を出力する場合、メモリを有効
に活用することができ、１フレーム分の画像信号を記憶
した場合でも、第１フィールド、第２フィールドともに
画像信号を繰り返し読み出すことのできる、画像信号処
理装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】請求項１記載の画像信号
処理装置は画像信号を処理して色信号を出力する経路に
設けられ、色信号を記憶するためのメモリと第１のフィ
ールドの色信号を前記メモリの奇数または偶数番地に対
応する記録領域へ書き込むための第１の書き込み手段
と、第２のフィールドの色信号を前記メモリの偶数また
は奇数番地に対応する記録領域へ書き込むための第２の
書き込み手段と、前記書き込み手段により書き込まれた
第１フィールドの色信号を読み出すための第１の読み出
し手段と、前記書き込み手段により書き込まれた第２の
フィールドの色信号を読み出すための第２の読み出し手
段とを具備したことを特徴とするものである。

【００１５】請求項２記載の画像信号処理装置は、請求
項１記載の画像信号処理装置において、前記第１、第２
の書き込み手段および第１、第２の読み出し手段は、画
像信号の水平および垂直同期信号に同期して、副搬送波
の周波数の４倍の周波数から成る書き込みおよび読み出
し用の基本クロックを発生するためのクロック発生手段
と、前記メモリへの書き込みを可能あるいはメモリから
の読み出しを可能とするため、前記クロック発生手段か
らの基本クロックを２分周して２相（０゜，１８０゜）
の信号を出力するための分周手段と、を具備して成るこ
とを特徴とするものである。

【００１６】請求項３記載の画像信号処理装置は、画像
信号を処理する装置において、第１フィールドの画像信
号を記憶する第１フィールド記憶領域と第２フィールド
の画像信号を記憶する第２フィールド記憶領域とを有
し、１フレーム分の画像信号を記憶可能なフレームメモ
リと、該フレームメモリに対し、１フレーム分の画像信
号を１個１個のデータに分け、第１フィールドのデータ
の次には第２フィールドのデータというように、交互に
第１フィールドのデータと第２フィールドのデータが並
ぶように記憶した後、該フレームメモリに記憶された１
フレーム分の画像信号データうち、第１フィールドの画
像データを読み出す場合には記憶したデータの中から第
１フィールドのデータだけを交互に読み出し、また第２
フィールドの画像データを読み出す場合には記憶したデ
ータの中から第２フィールドのデータだけを交互に読み
出す画像データ書き込み読み出し手段と、入力された画
像信号を前記フレームメモリに記憶する場合には、入力
される画像信号に含まれる垂直同期信号または水平同期
信号いずれか一方または両方でリセットされるライトク
ロックを発生し、前記ライトクロックと同期して発生さ
れる、ライトクロックの１／２の周波数で互いに位相が
反転している２種類の信号（第１および第２のインプッ
トイネーブル信号）を発生し、第１フィールドのデータ
を書き込む場合には第１のインプットイネーブル信号
で、第２フィールドのデータを書き込む場合には第２の
インプットイネーブル信号を発生する第１のシステムク
ロック発生手段と、を有することを特徴とするものであ
る。

【００１７】請求項４記載の画像信号処理装置は、画像
信号を処理して複数系統の色信号を出力するための信号
処理手段と、前記信号処理手段からの複数系統の色信号
を交互に出力するためのマルチプレクサと、前記色信号
を記憶するためのメモリと、第１のフィールドの画像信
号を前記メモリの１、Ｎ＋１、２Ｎ＋１…番地（Ｎは正
の整数）に対応する記録領域へ第２のフィールドの画像信号を前記メモリの２、Ｎ＋
２、２Ｎ＋２…番地に対応する記録領域へ、・・・第Ｎのフィールドの画像信号を前記メモリのＮ、２Ｎ、
３Ｎ…番地に対する記録領域へ書き込むための書き込み
手段と、前記書き込み手段により書き込まれた第１…Ｎ
フィールドの色信号をそれぞれ読み出すための読み出し
手段と、を具備したことを特徴とするものである。

【００１８】請求項５記載の画像信号処理装置に関して
は、請求項４記載の画像信号処理装置において、前記第
１、第２の書き込み手段および読み出し手段は、画像信
号の水平および垂直同期信号に同期して、副搬送波の周
波数の整数倍の周波数から成る書き込みおよび読み出し
用の基本クロックを発生するためのクロック発生手段
と、前記メモリへの書き込みを可能あるいはメモリから
の読み出しを可能とするため、前記クロック発生手段か
らの基本クロックをＮ分周してＮ相の信号を出力するた
めの分周手段と、を具備して成ることを特徴とするもの
である。

【００１９】

【作用】請求項１記載の画像信号処理装置によれば、奇
数番地あるいは偶数番地に対応する記憶領域の画像信号
を書き込め、奇数番地に書き込まれた画像データあるい
は偶数番地に書き込まれた画像データを読み出すだけで
第１フィールドあるいは第２フィールドの画像信号を読
み出すことができる。

【００２０】請求項２または３記載の画像信号処理装置
によれば、２相の信号のいずれか一方を選択するだけ
で、奇数番地あるいは偶数番地の記録領域の画像信号を
書き込みあるいは読み出すことができる。

【００２１】請求項４または５記載の画像信号処理装置
によれば、１…Ｎフィールドの画像信号をそれぞれ対応
する番地の記憶領域に書き込め、書き込まれた画像デー
タをフィールド単位で読み出すことができ、複数のフィ
ールドの画像データをフィールド単位で処理できるよう
になる。

【００２２】

【実施例】以下、図１を用いて本発明の実施例を説明す
る。図１は本発明の一実施例である。ｆｓｃのクロック
でサンプリングした場合における色差信号を２MbitのＦ
ＩＦＯメモリに記録する場合における概略構成を示した
ブロック図を示してある。以後、２値化された信号を示
すため、ハイレベルの信号を‘Ｈ’、ローレベルの信号
を‘Ｌ’の符号を付して説明する。なお、メモリ５は、
従来例と同様、制御用の各入力端子(OE，RE，IE，WE，R
STE，RSTW)に、２値化された信号の内、‘Ｈ’の信号が
供給されたときに動作可能となるようになっている。

【００２３】図１においてＦＩＦＯメモリ５に書き込ま
れるための画像信号（１フレーム）のうち、ＹＣ分離部
１にて分離された色信号はデコーダ２にてデコードさ
れ、Ｒ−Ｙ信号とＢ−Ｙ信号になる。両者は、ｆｓｃ
（３．５８MHz ）の周波数を持つクロックに同期してＡ
Ｄ変換器３Ａ、３ＢにてＡＤ変換された後、マルチプレ
クサ４からＲ−Ｙ／Ｂ−Ｙの順に交互に出力される。こ
の画像データがＦＩＦＯメモリ５のデータ入力ラインに
入力される。

【００２４】ＦＩＦＯメモリ５は、８ビットのデータラ
インを備えており、アドレスカウンタ（図示せず）によ
りインクリメントされるアドレスに対応する記憶領域
に、入力されたデータが順次記憶されていく。リセッ
トライト端子RSTWはライトアドレスポインタをイニシャ
ライズするためのリセット入力端子で、フィールド単位
の画像信号の書き込みの前にリセットされる。ライトイ
ネーブル端子WEはライトアドレスポインタをイネーブル
／ディセーブルにするための入力端子で、画像信号の書
き込みの間中（１フレーム）イネーブルとする。

【００２５】インプットイネーブル端子IEは書き込み動
作をイネーブル／ディセーブルにするための入力端子
で、この場合２ｆｓｃ（７．１６MHz)とし、第１フィー
ルドと第２フィールドでは位相が反転するようにする。
また、画像信号のデータと位相が合っているようにす
る。ライトクロック端子WCLKはメモリ５を動作させるた
めの基準クロックの入力端子であり、この場合４ｆｓｃ
（１４．３MHz)のクロックがメモリコントローラ８Ａか
ら供給される。このライトクロックの位相は先のインプ
ットイネーブルクロック（２ｆｓｃ）の立ち上がりから
９０度遅れた時点でライトクロックが立ち上がるように
する。つまり、基準クロック（１４．３MHz）の一周期
にて‘Ｈ’‘Ｌ’が交互に入れ替わる信号つまり基準ク
ロックの１／２の周波数を持つ繰り返し信号がイネーブ
ル信号としてメモリ５の端子ＩＥに供給される。したが
って、イネーブル信号ＩＥが‘Ｈ’となる部分の真ん中
で書き込みクロックが立ち上がるようになる。メモリ５
にはこのクロックの立ち上がる時点でデータが記憶され
る。

【００２６】メモリ５から読み出された８bit のデータ
はＤＡコンバータ６に入力され、Ｒ−ＹのＤＡクロック
（ｆｓｃ）とＢ−ＹのＤＡクロック（ｆｓｃ）でアナロ
グ信号に戻され、エンコーダ７で３．５８MHz の色信号
となる。なお、メモリコントローラ部８にてメモリ５の
各端子へのタイミング信号を作成しており、このメモリ
コントローラ部８にて、書き込みおよび読み出し手段を
構成している。この書き込みおよび読み出し手段は、基
本クロック発生部および分周部を含んでおり、メモリ５
の各入力端子へタイミング信号を供給している。

【００２７】基本クロック発生部は、たとえば水平同期
信号とＶＣＯの基準周波数（１４．３ＭＨｚ）を分周し
た信号とでＰＬＬループを作り、基準クロックを作成す
る構成などがあり、また分周部はたとえばＤフリップフ
ロップ（図示せず）などを用いる構成などがある。

【００２８】２相の出力信号は、Ｄフリップ・フロップ
の２つの出力端子から得られ、同相、逆相出力がそれぞ
れ、奇数番地、偶数番地に応じてメモリ５のインプット
イネーブル端子IEあるいはアウトプットイネーブル端子
OEへ供給される。なお、メモリコントローラ８Ａはゲー
ト回路を多数備えており、これらを組み合わせ、インプ
ットイネーブル端子ＩＥあるいはアウトプットイネーブ
ル端子OEへ奇数あるいは偶数のフィールドに応じて分周
された信号を供給できるようにしてある。なお、当然の
ことながらＤフリップフロップの出力からはクロックを
２分周した出力信号（２ｆSCの周波数を持つ信号）が得
られている。

【００２９】さらに、リードライトの切り替えもメモリ
コントローラ８Ａで行っており、リードイネーブル端子
REあるいはライトイネーブル端子WEへ‘Ｈ’の信号をフ
レーム単位で供給できるようにしてある。また、読み出
し用の各入力端子（RSTR、OE、RE）は、それぞれ、読み出
し用のリセット端子、メモリからの出力を可能とするア
ウトプットイネーブル端子、読み出しを可能とするリー
ドイネーブル端子をそれぞれ示している。

【００３０】図１の作用を図２を用いて説明する。図２
は、メモリ５への書き込みおよびメモリ４からの読み出
しのタイミングを示すタイミングチャートである。図２
中、フィールドを○印を付けた数字で示してあり、２系
統の色信号をＲ−Ｙ、Ｂ−Ｙで示してある。ＷＥは、Ｗ
RITE ＥNABLE（ライトイネーブル）信号の略であり、
ＩＥはＩNPUT ＥNABLE（インプットイネーブル）信号
の略である。また、ＲＥは、ＲEAD ＥNABLE（リードイ
ネーブル）信号の略であり、ＯＥはＯUTPUT ＥNABLE
（アウトプットイネーブル）信号の略である。各信号
は、メモリ５の各入力端子へ供給される制御信号を示し
ており、各端子の符号と対応している。

【００３１】メモリ５のアドレス（番地）から見れば、
入力されたデータはマルチプレクサ４出力でＲ−ＹとＢ
−Ｙが交互に並んでおり、それを第１フィールドと第２
フィールドで交互にメモリ５のアドレス（番地）に割り
当てた形で記憶される。この様子を図２のａ〜ｅに示
す。図２（ｄ）、（ｄ’）は、２相（０度、１８０度）
のインプットイネーブル信号（ＩＥ）を示しており、
（ｄ）が第１フィールド、（ｄ’）が第２フィールドに
対応している。

【００３２】まず、第１フィールドの画像信号がメモリ
５へ記憶される。第１フィールドの書き込みは、図２
（ｄ）に示すインプットイネーブル信号ＩＥが‘Ｈ’の
時に行われる。このとき、ライトイネーブル信号WEが
‘Ｈ’に固定され、アドレスカウンタは自動的にインク
リメントされるため、一つ置きに書き込みが行われるこ
とになる。以下、記憶配置を図２（ｅ）を参照して説明
する。

【００３３】図２（ｅ）に示すように、０番地は第１フ
ィールドのＲ−Ｙのデータが記憶され、２番地は第１フ
ィールドのＢ−Ｙのデータが記憶される。４番地は第１
フィールドのＲ−Ｙのデータが記憶される。６番地は第
１フィールドのＢ−Ｙのデータが記憶される。以下連続
にこの順番で記憶されていく。そして、第１フィールド
のデータが終われば一旦アドレス（番地）がリセットさ
れて０番地に戻り、第２フィールドのデータが第１フィ
ールドと同じように記憶されていく。ただし、今度はイ
ンプットイネーブル信号（IE）が第１フィールドと反転
しているので（図２（ｄ’）参照）、第１フィールドの
画像信号の間に第２フィールドの画像信号が記憶される
こととなる。つまり、今度は書き込み可能となるイネー
ブル信号ＩＥが奇数番地で‘Ｈ’になっている。

【００３４】したがって、１番地は第２フィールドのＲ
−Ｙのデータが記憶され、３番地は第２フィールドのＢ
−Ｙのデータが記憶される。５番地は第２フィールドの
Ｒ−Ｙのデータが記憶される。７番地は第２フィールド
のＢ−Ｙのデータが記憶される。以下連続にこの順番で
記憶されていく。結局、メモリ５には図２（ｅ）に示す
とおり、第１フィールドの画像信号と第２フィールドの
画像信号が交互に並ぶことになる。

【００３５】再生時は記憶されたデータの書き込みと同
じ理屈で、図２（ｆ）〜（ｉ）に示すように順番に読み
出される。読み出しも説明を簡単にするため、メモリ５
の各端子へ供給される信号を端子の符号に対応させ、示
してある。

【００３６】リセットリード端子RSTRへリードアドレス
ポインタをイニシャライズするための入力信号が供給さ
れ、フィールド単位の画像信号が読み出す前にメモリ５
のアドレスカウンタがリセットされる。したがって、メ
モリ５からの読み出しは常にアドレスカウンタをリセッ
トしてから行われる。さらにリードクロックの信号の立
ち上がり部分にてメモリ５から読み出される。このとき
リードイネーブル信号IEとアウトプットイネーブル信号
ＯＥは、共に‘Ｈ’のときのみ読み出しが行われる。

【００３７】なお、リードイネーブル信号REは、リード
アドレスポインタをイネーブル／ディセーブルにするた
めの信号で、画像データの読み出しの間中（１フレー
ム）イネーブル、すなわち‘Ｈ’とする。つまり、リー
ドイネーブル信号REが‘Ｈ’の場合のみ、自動的にアド
レスがインクリメントされ、データが出力可能となる。
また、アウトプットイネーブル信号OEは読み出し動作を
イネーブル／ディセーブルにするための信号で、この場
合、周波数が２ｆｓｃ（７．１６MHz）で‘Ｌ’‘Ｈ’
が交互に繰り返される信号がアウトプットイネーブル信
号ＯＥとして供給されている。

【００３８】このアウトプットイネーブル信号OEを書き
込みのインプットイネーブル信号IEと同様、図２（ｈ）
（ｈ’）に示すように第１フィールドと第２フィールド
では位相が反転するようにする。また、第１フィールド
のアウトプットイネーブル信号（OE）は図２（ｈ）に示
すように‘Ｈ’の区間が偶数番地になるように、第２フ
ィールドのアウトプットイネーブル信号OEは‘Ｈ’の区
間が図２（ｈ’）に示すように奇数番地になるようにす
る。リードクロック（メモリ５の端子RCLKへ供給される
信号）はメモリ５を動作させるための基準クロックであ
り、この場合周波数は、４ｆｓｃ（１４．３MHz)とな
る。このリードクロックの位相は先のアウトプットイネ
ーブル信号（２ｆｓｃ）の立ち上がりから９０度遅れた
時点でリードクロックが立ち上がるようにする。すなわ
ち、イネーブルが‘Ｈ’の真ん中でクロックが立ち上が
っているようにする。メモリ５からはこのクロックの立
ち上がり時点でデータが読み出される。つまり、書き込
みと同様、基準クロック（４ｆSC）の一周期にて‘Ｈ’
‘Ｌ’が交互に入れ替わる信号つまり基準クロックの１
／２の周波数を持つ繰り返し信号をイネーブル信号とし
て供給して読み出しを行っている。これらの関係を図２
ｆ〜ｉに示す。

【００３９】したがって、第１フィールドの画像信号を
記憶する第１フィールド記憶領域と第２フィールドの画
像信号を記憶する第２フィールド記憶領域とが、フレー
ムメモリの１つ１つのアドレスに対し、交互に存在する
ようにできる。すなわち、フレームメモリの偶数番地に
対するデータ記憶領域を第１フィールドの画像信号を記
憶する第１フィールド記憶領域、フレームメモリの奇数
番地に対するデータ記憶領域を第２フィールドの画像信
号を記憶する第２フィールド記憶領域にでき、、メモリ
５のリセット信号で０番地に戻ってデータを読み出せば
第１あるいは第２フィールドの画像信号を０番地あるい
は１番地から一つ置きにそれぞれ連続して読め出せる。

【００４０】つまり、メモリ５へ第１フィールドの画像
信号を記憶する際、メモリのアドレス（番地）を１つ
（１bit)飛ばしながら（１bit おき）、そのアドレス
（偶数番地）に対応するメモリ５の記憶領域に記憶して
いき、第２フィールドの画像信号を記憶する際、第１フ
ィールドの画像信号の記憶の際に飛ばされたアドレス
（奇数番地）に対応するメモリ５の記憶領域に順次記憶
していく。再生する際は記憶時と同じようにメモリ５の
アドレス（番地）を１つ（１bit)飛ばしながら（１bit
おき）、そのアドレス（番地）に対応するメモリ５の記
憶情報を読み出していく。なお、第１および第２のフィ
ールドの記憶領域は、奇数番地、偶数番地いずれに対応
しても良く、上記実施例では第１フィールドを偶数番地
に、第２フィールドを奇数番地に対応させている。

【００４１】したがって、２相のイネーブル信号のいず
れかを選択するだけで、第１フィールドあるいは第２フ
ィールドの画像信号を奇数、偶数番地に対応する記憶領
域へ記憶でき、これを読み出す場合には、第１フィール
ドあるいは第２フィールドのデータを先頭（０番地ある
いは１番地）からに簡単に読み出せるようになる。

【００４２】このような構成にすることにより、静止画
あるいはコマおくりなどの画像を簡単に作成できるよう
になる。なお、本実施例では、２フィールドの画像デー
タを２相のイネーブル信号にて選択できるような構成と
しているが、本実施例はこれに限定されず、複数フィー
ルドの画像データをＮ相のイネーブル信号にて書き込み
および読み出すような構成としても良い。この場合、一
相のイネーブル信号内に１クロックの立ち上がりあるい
は立ち下がりが来るようなイネーブル信号を作成すれば
良い。このような構成にすることにより、コマ送りの画
像を簡単に作成できるようになる。

【００４３】なお、本実施例では副搬送波の４倍の基本
クロック（４ｆSC）を用いているが、本発明はこれに限
定されず、副搬送波の整数倍（２ｆSC、３ｆSCなど）の
基本クロックで構成しても良い。

【００４４】

【発明の効果】以上説明したように、本発明によれば入
力された画像信号を一旦画像メモリに記憶し、記憶され
た画像信号を出力する場合にメモリを有効に活用するこ
とができると共に、使い勝手のよい画像信号処理装置を
提供することができるようになる。また、静止画あるい
はコマおくりなどの画像を簡単に作成できるようにな
る。

【図面の簡単な説明】

【図１】本発明の画像信号処理装置で色信号を２Mbitの
ＦＩＦＯメモリに記憶する場合の例を示したブロック図
である。

【図２】本発明の画像信号処理装置で画像信号がアドレ
ス（番地）に対し、どのように記憶されているか（デー
タの格納状態）と、各種タイミング信号の関係を示した
図である。

【図３】従来の画像信号処理装置で２MbitのＦＩＦＯメ
モリに記憶する場合の例を示したブロック図である。

【図４】従来の画像信号処理装置で色信号を２MbitのＦ
ＩＦＯメモリに記憶する場合の例を示したブロック図で
ある。

【図５】従来のＦＩＦＯメモリに供給される各種タイミ
ング信号と、データの記録状態の関係を示した図であ
る。

【符号の説明】

１…Ｙ／Ｃ分離部２…デコーダ３Ａ，３Ｂ…ＡＤ変換器４…マルチプレクサ５…ＦＩＦＯメモリ６…ＤＡ変換器７…エンコーダ８、８Ａ…メモリコントローラ

Claims

【特許請求の範囲】

【請求項１】画像信号を処理して色信号を出力する経路
に設けられ、色信号を記憶するためのメモリと第１のフ
ィールドの色信号を前記メモリの偶数または奇数番地に
対応する記録領域へ書き込むための第１の書き込み手段
と、第２のフィールドの色信号を前記メモリの奇数または偶
数番地に対応する記録領域へ書き込むための第２の書き
込み手段と、前記第１の書き込み手段により書き込まれた第１フィー
ルドの色信号を読み出すための第１の読み出し手段と、前記第２の書き込み手段により書き込まれた第２フィー
ルドの色信号を読み出すための第２の読み出し手段と、を具備したことを特徴とする画像信号処理装置。
【請求項２】前記第１、第２の書き込み手段および第
１、第２の読み出し手段は、画像信号の水平および垂直同期信号に同期して、副搬送
波の周波数の４倍の周波数から成る書き込みおよび読み
出し用の基本クロックを発生するためのクロック発生手
段と、前記メモリへの奇数番地あるいは偶数番地への書き込み
を可能、または奇数番地あるいは偶数番地からの読み出
しを可能とするため、前記クロック発生手段からの基本
クロックを２分周して２相（０゜，１８０゜）のタイミ
ング信号を出力するための分周手段と、を具備して成ることを特徴とする請求項１に記載の画像
信号処理装置。
【請求項３】画像信号を処理する装置において、第１フィールドの画像信号を記憶する第１フィールド記
憶領域と第２フィールドの画像信号を記憶する第２フィ
ールド記憶領域とを有し、１フレーム分の画像信号を記
憶可能なフレームメモリと、該フレームメモリに対し、１フレーム分の画像信号を１
個１個のデータに分け、第１フィールドのデータの次に
は第２フィールドのデータというように、交互に第１フ
ィールドのデータと第２フィールドのデータが並ぶよう
に記憶した後、該フレームメモリに記憶された１フレー
ム分の画像信号データうち、第１フィールドの画像デー
タを読み出す場合には記憶したデータの中から第１フィ
ールドのデータだけを交互に読み出し、また第２フィー
ルドの画像データを読み出す場合には記憶したデータの
中から第２フィールドのデータだけを交互に読み出す画
像データ書き込みおよび読み出し手段と、入力された画像信号を前記フレームメモリに記憶する場
合には、入力される画像信号に含まれる垂直同期信号ま
たは水平同期信号いずれか一方または両方でリセットさ
れるライトクロックを発生し、前記ライトクロックと同
期して発生される、ライトクロックの１／２の周波数で
互いに位相が反転している２種類の信号（第１および第
２のインプットイネーブル信号）を発生し、第１フィー
ルドのデータを書き込む場合には第１のインプットイネ
ーブル信号で、第２フィールドのデータを書き込む場合
には第２のインプットイネーブル信号を発生する第１の
システムクロック発生手段と、画像信号を前記フレームメモリから読み出す場合には、
読み出し時に基準となる垂直同期信号または水平同期信
号いずれか一方または両方でリセットされるリードクロ
ックを発生し、前記リードクロックと同期して発生され
る、リードクロックの１／２の周波数で互いに位相が反
転している２種類の信号（第１および第２のイネーブル
信号で、それぞれのリードクロックに対する位相関係が
ライトクロックに対する位相関係と同じとなる。）を発
生し、第１フィールドのデータを読み出す場合には第１
のアウトプットイネーブル信号で、第２フィールドのデ
ータを読み出す場合にはアウトプットイネーブル信号を
発生する第２のシステムクロック発生手段とを有するこ
とを特徴とする画像信号処理装置。
【請求項４】画像信号を処理して色信号を出力する経路
に設けられ、色信号を記憶するためのメモリと第１のフィールドの画像信号を前記メモリの１、Ｎ＋
１、２Ｎ＋１…番地（Ｎは正の整数）に対応する記録領
域へ第２のフィールドの画像信号を前記メモリの２、Ｎ＋
２、２Ｎ＋２…番地に対応する記録領域へ、・・・第Ｎのフィールドの画像信号を前記メモリのＮ、２Ｎ、
３Ｎ…番地に対する記録領域へ書き込むための書き込み
手段と、前記書き込み手段により書き込まれた第１…Ｎフィール
ドの画像データをそれぞれ読み出すための読み出し手段
と、を具備したことを特徴とする画像信号処理装置。
【請求項５】前記第１、第２の書き込み手段および読み
出し手段は、画像信号の水平および垂直同期信号に同期して、副搬送
波の周波数の整数倍の周波数から成る書き込みおよび読
み出し用の基本クロックを発生するためのクロック発生
手段と、前記メモリへの書き込みを可能あるいはメモリからの読
み出しを可能とするため、前記クロック発生手段からの
基本クロックをＮ分周してＮ相のタイミング信号を出力
するための分周手段と、を具備して成ることを特徴とする請求項４記載の画像信
号処理装置。