JP2638330B2

JP2638330B2 - 映像信号のエンベロープデータ発生装置

Info

Publication number: JP2638330B2
Application number: JP3090493A
Authority: JP
Inventors: 幸夫中川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-04-22
Filing date: 1991-04-22
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH04322582A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は磁気記録再生装置やビデ
オカメラの出力映像信号の処理をディジタル的に行うビ
デオ信号処理装置に於て、ディジタル化された映像デー
タのブランキング境界に於ける映像データの傾斜処理に
使用するエンベロープデータを発生するための映像信号
のエンベロープデータ発生装置に関するものである。

【０００２】

【従来の技術】テレビジョン信号は一般的に２つの分類
の信号、即ち、ビデオ情報信号成分といくつかの同期信
号成分の複合信号である。輝度信号と搬送色信号が多重
されたコンポジット映像信号をディジタル的に作成する
場合、シンク及びバースト等のディジタルデータ（以
下、同期信号データという）と、輝度信号と搬送色信号
の多重データ（以下、映像データという）に水平・垂直
の同期信号部分に相当する部分のデータを除去するブラ
ンキング処理を行った後のデータを加算して出力するの
が一般的である。映像データのブランキング処理をディ
ジタル的に行う手段としては、同期信号データに対し一
定タイミングで映像ブランキングのエンベロープデータ
を発生し、例えば映像データとエンベロープデータを乗
算することにより行う。エンベロープデータの発生装置
としては、カラーサブキャリアあるいは水平同期信号と
関連したサンプリングクロックをカウンタでカウント
し、映像信号の画像に対する水平位置及び垂直位置を示
すアドレスを発生するアドレスカウンタと、アドレスカ
ウンタに対応した同期信号データを発生すＲＯＭ（リー
ド・オンリ・メモリ）で構成するのが一般的である。

【０００３】サンプリングクロックに対し映像信号の１
フレーム（インターレース方式の映像信号で２フィール
ド）の全てに対応する同期信号データを発生しようとす
ると、長期間のデジタルパターンを記憶する大容量のＲ
ＯＭを必要とする。これを回避するための従来の映像信
号のエンベロープデータ発生装置としては、例えば特開
昭６２−１８１５８６号公報に示されており、エンベロ
ープの立ち上がりエッジ部のデータパターン（通常はsi
n²化エッジ立ち上がりパターン）のみを記憶するＲＯＭ
を備え、映像データと同期信号データの境界部分のみカ
ウントするカウンタによりＲＯＭに供給するアドレスを
作成し、映像の立ち上がり部分と立ち下がり部分の区別
はカウンタのカウント方向を逆転し、例えば立ち上がり
部分ではアップカウント、立ち下がり部分ではダウンカ
ウントすることにより映像のエンベロープデータを得て
いる。ここで、映像のエンベロープデータのエッジにsi
n²化エッジを用いるのは、ブランキング処理前後のデー
タに高周波成分の少ない傾斜処理を行い、アナログ信号
に変換した際に急峻なエッジの高周波成分が原因で発生
するリンギング等を防止するためである。

【０００４】

【発明が解決しようとする課題】従来より、ＰＡＬ方式
の映像信号をカラーサブキャリアの周波数の整数倍のク
ロックでサンプリングしたデータを処理する場合、ＮＴ
ＳＣ方式に比較し構成が複雑となる。ＰＡＬ方式の映像
信号のカラーサブキャリア周波数は、水平周波数に対し
て２５Hzオフセットの関係を有しており、水平周期に対
し一定位相にある傾斜エッジのサンプリングデータは、
そのサンプリング位相がＨ毎に４／６２５クロック幅分
ずつ異なるからである。正確には傾斜エッジのサンプリ
ング位相は映像の垂直位置で決定される。従って垂直位
相を検出し、ＲＯＭデータを補正する回路、あるいはサ
ンプリング位相の異なるエッジデータを複数もつＲＯＭ
を用意し、垂直位相をＲＯＭアドレスに変換してＲＯＭ
に供給する構成の回路を備えている。さらに、上記の従
来の構成ではエンベロープの立ち上がりデータに対して
立ち下がりデータはＲＯＭの読み出し順序を逆転して得
る構成のため、同様に垂直位置で決定される４／６２５
クロック幅単位の傾斜エッジのサンプリング位相も立ち
上がりデータに対して逆方向にずらす必要がある。

【０００５】図面をもとにエッジデータのサンプリング
位相の推移について説明する。図１６はエンベロープデ
ータ発生のタイミング図ある。（ａ）は映像信号データ
の波形図、（ｂ）は（ａ）に対するエンベロープデータ
の波形図であり、各々アナログ的に表現している。
（ｃ）はある垂直位置に於けるエンベロープデータのエ
ッジ部分の拡大図、（ｄ）は次の水平期間に於けるエン
ベロープデータのエッジ部分の拡大図、（ｅ）は（ｄ）
に対し、単純にＲＯＭの読みだし順序を逆転した時のエ
ンベロープデータの波形図である。ここで、ある垂直位
置に於けるエンベロープデータ（ｃ）の立ち上がりエッ
ジデータa₁〜a₅に対し立ち下がりデータはデータの読み
出し順序を逆転して作成している。次の水平期間に於け
る立ち上がりのエッジデータをb₁〜b₅とすれば、b₁〜b₅
はa₁〜a₅より立ち上がりエッジ位相に対しサンプリング
位相が（４／６２５）Ｔだけ遅れたものを使用する。こ
こで、Ｔはサンプリングクロックの１周期である。ま
た、立ち下がりエッジデータc₅〜c₁は立ち上がりエッジ
データc₁〜c₅の読み出し順序を逆転したものとすれば、
c₁〜c₅はa₁〜a₅より立ち上がりエッジ位相に対しサンプ
リング位相が（４／６２５）Ｔだけ進んだものを使用し
なければならない。エンベロープデータ（ｅ）に示すよ
うに立ち上がりのエッジデータをb₁〜b₅を、ただ単に順
序を逆転して読みだした場合には、エンベロープデータ
の幅がデータ（ｃ）に対し（８／６２５）Ｔの時間だけ
広がることになり、同期信号データに対する映像信号デ
ータの幅が一定でなくなる。従って、従来のエンベロー
プデータ発生装置では、４／６２５クロック幅単位のサ
ンプリング位相を制御する垂直位相情報を、立ち上がり
エッジに対して立ち下がりエッジの部分で逆方向に変換
する回路が必要であり、ハードウェア構成及び動作が非
常に複雑となる問題点を有していた。

【０００６】本発明は上記従来の問題点を解決するもの
で、ＰＡＬ方式の映像信号を、カラーサブキャリアの周
波数の整数倍のクロックでサンプリングしたデータを処
理する場合でも、エンベロープの立ち上がりエッジの部
分で水平周期に対し同一位相になるようＲＯＭのデータ
を変化させれば、立ち下がり部分では自動的にエンベロ
ープデータの幅が一定になるようにエッジデータが作成
され、かつ、簡単な回路構成で実現できる映像信号のエ
ンベロープデータ発生装置を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】この目的を達成するため
に本発明の映像信号のエンベロープデータ発生装置は、
映像信号の画面上での水平及び垂直位置をカウントする
カウンタと、前記カウンタのカウント出力よりブランキ
ングエンベロープの立ち上がりまたは立ち下がりの単一
エッジの傾斜データをを発生するＲＯＭと、前記単一エ
ッジの傾斜データのビット反転の処理を行う反転回路
と、前記反転処理した傾斜データに一定のオフセットデ
ータを加算し逆エッジの関係にある傾斜データを作成す
る加算回路と、単一エッジの傾斜データ或は逆エッジの
傾斜データの少なくとも一方を遅延する遅延メモリと、
前記遅延メモリを通過後の単一エッジの傾斜データと逆
エッジの傾斜データとを切り換えて出力するマルチプレ
クサの構成を有している。

【０００８】

【作用】本発明は上記した構成により、水平及び垂直位
置をカウントするカウンタが映像データのサンプリング
クロックをカウントし、前記カウンタのカウント出力を
アドレスとして、ＲＯＭは映像信号のエンベロープデー
タの立ち上がりまたは立ち下がりの単一エッジの傾斜デ
ータをを発生する。前記単一エッジの傾斜データに反転
回路でビット反転の処理を行った後、加算回路で一定の
オフセットデータを加算することにより最大値と最小値
が等しく、且つ、逆方向の傾斜を持つ傾斜データを得
る。前記互いに逆方向の傾斜を有する２つの傾斜データ
は、各々遅延メモリにより適当な時間遅延され、映像デ
ータに対し適当な傾斜処理を行うよう映像データの始ま
り付近に立ち上がりデータが位置し、映像データの終了
付近に立ち下がりデータが位置するようタイミング調整
される。前記タイミング調整された２つの傾斜データは
マルチプレクサで合成されて、映像信号のエンベロープ
データが得られる。

【０００９】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１０】図１は本発明の第１の実施例における映像
信号のエンベロープデータ発生装置とその周辺回路のブ
ロック図を示すものである。図１において、１は水平カ
ウンタ、２は垂直カウンタ、３はＲＯＭ、４は反転回
路、５は加算回路、６，７は遅延メモリ、８はマルチプ
レクサ、９はエンベロープ処理回路、１０はマルチプレ
クサである。エンベロープ処理回路９及びマルチプレク
サ１０は、映像データＤＡＴＡＩと同期信号データＳＢ
ＤＡＴＡと本発明のエンベロープデータ発生回路で発生
したエンベロープデータＥＮＶを結合するための周辺回
路であり、その他部分が本発明のエンベロープデータ発
生装置に相当するものである。水平カウンタ１と垂直カ
ウンタ２はカウンタ１１を構成する。クロックＣＬＫは
入力映像データＤＡＴＡＩのサンプリングクロックであ
り、例えばカラーサブキャリア周波数の４倍の周波数の
クロックである。クロックＣＬＫの１クロックの周期を
Ｔとすれば、ＰＡＬ方式のカラー映像信号では１水平期
間の周期Ｈは（数１）で表される。

【００１１】

【数１】

【００１２】図２はカウンタ１１のタイミング図の一例
である。以下、水平カウンタ１と垂直カウンタ２のシー
ケンスを説明する。リセットパルスＲＳＴは１フレーム
に１回の１クロック幅のパルスである。但し、フレーム
は２フィールド、１フィールドは（６２５／２）Ｈであ
る。ＰＡＬ方式の場合、水平カウンタ１は例えばクロッ
ク毎に１ずつカウントアップし、１Ｈで０〜１１３４ま
でのカウントを繰り返し、カウント値が０になる前にキ
ャリーＣＲＨを垂直カウンタ２に出力する。垂直カウン
タ２はキャリーＣＲＨにより１Ｈ毎に４ずつカウントダ
ウンし、カウント値が３以下の場合は次のカウント値は
現在のカウント値に６２５を加算した値より４を減算し
た値とし、そのときだけキャリーＣＲＶを水平カウンタ
１に供給し、その時だけ水平カウンタ１は０〜１１３５
までのカウントを行う。水平カウンタ１のカウント出力
ＭＡＤＲ１と垂直カウンタＭＡＤＲ２でＲＯＭ３をアク
セスする場合、例えばＲＯＭ３は８クロック分のエンベ
ロープのエッジ部分の波形のみを記憶しており、ＭＡＤ
Ｒ１が０〜７の時に変化するエッジデータを出力する。
以上のシーケンスは１垂直周期をＶとして２Ｖ（１フレ
ーム）で完結する。図３にＲＯＭ３に記憶されている傾
斜データＵＰＥＮＶの傾斜波形図を示す。前記傾斜デー
タはディジタル値で記憶されているが、説明上データの
値をアナログ的に表現している。図３に於て、縦軸が傾
斜データＵＰＥＮＶの値、横軸がＲＯＭ３に供給される
アドレスを示している。アドレスＭＡＤ１は１クロック
幅（Ｔ）単位のサンプリング位相を表わし、アドレスＭ
ＡＤ２は（１／６２５）Ｔ単位のサンプリング位相を表
わす。傾斜データＵＰＥＮＶの変化は例えば８Ｔ以内に
完結し、時間ｔに対し（数２）で表されるものとする。

【００１３】

【数２】

【００１４】ここで、ＲＯＭのアドレスに水平カウンタ
１の出力ＭＡＤＲ１と垂直カウンタ２の出力ＭＡＤＲ２
を使用し、ＲＯＭ３に（数３）または（数４）で示すデ
ータをを記憶しておけば、水平周期に対し位相が一定の
立ち上がり傾斜データＵＰＥＮＶがＲＯＭ３の出力より
得られる。

【００１５】

【数３】

【００１６】

【数４】

【００１７】また、図３に示すように、傾斜データＵＰ
ＥＮＶを作成するのに必要な、変化するデータはアドレ
スＨＡＤＲ１の０〜７に相当する８サンプル分のデータ
である。ここで、ＨＡＤＲ１が１０２４〜１１３５の場
合にはＲＯＭ３のアドレスが（数５）の場合の（数６）
で表されるデータと同じデータを出力し、ＨＡＤＲ１が
８〜１０２３の場合にはＲＯＭ３のアドレスが（数７）
の場合の（数８）で表されるデータと同じデータを出力
する様に構成すれば、実際に必要なＲＯＭ３の容量を少
なくすることができる。

【００１８】

【数５】

【００１９】

【数６】

【００２０】

【数７】

【００２１】

【数８】

【００２２】以上の構成で発生された傾斜データＵＰＥ
ＮＶは、反転回路４でビット反転の処理が行われ、加算
回路５で適当な補数データＯＦＤＡＴＡを加算すること
により、データＵＰＥＮＶと逆方向の変化エッジをもつ
データＤＷＦＮＶに変換される。説明を簡単にする為
に、ＲＯＭ３の出力データＵＰＥＮＶが８ビットのバイ
ナリーコードであり、データの最小値が”００”ＨＥＸ
（１６進表示）、最大値Ｅｍａｘの大きさが”８０”Ｈ
ＥＸであるとする。ビット反転の処理をなった後、ＯＦ
ＤＡＴＡとして”８１”ＨＥＸを加算すれば，データＤ
ＷＥＮＶは”８０”ＨＥＸよりデータＵＰＥＮＶを減算
した値に他ならない。即ちデータＤＷＥＮＶは図３の一
点鎖線で示すデータとなり、データＵＰＥＮＶに対して
逆方向の傾斜をもつ立ち下がり傾斜データとなる。前記
データＵＰＥＮ及びＶＤＷＥＮＶはそれぞれ遅延メモリ
６、遅延メモリ７で遅延されてデータＥＶＵ，ＥＶＤと
なった後、マルチプレクサ８で切り変え出力されて映像
のエンベロープデータＥＮＶとなり、エンベロープ処理
回路９に供給される。図４に図１に於ける各部のタイミ
ング波形図の一例を示す。図４に於て、ＳＷ１，ＳＷ２
はそれぞれマルチプレクサ８、マルチプレクサ１０の切
換パルスである。また、各部に於けるデータの値はアナ
ログ的な大きさで表現している。

【００２３】以下図４をもとに、図１の実施例について
さらに説明を進める。図４の例に於ては、データＵＰＥ
ＮＶは遅延メモリ６により時間T₁だけ遅延され、データ
ＥＶＵとなってマルチプレクサ８に供給される。同様に
データＤＷＥＮＶは遅延メモリ７で時間T₂だけ遅延さ
れ、データＥＶＤとなって、マルチプレクサ８に供給さ
れる。マルチプレクサ８に於て、図４に示すＳＷ１のタ
イミングにより、データＥＶＵ，ＥＶＤを切り換えた出
力データＥＮＶは、映像データＤＡＴＡＩの始まり付近
で傾斜が立ち上がり、終わり付近でデータが立ち下がる
エンベロープデータとなる。例えば、テレビカメラの撮
像素子から読み出されたデータＤＡＴＡＩは実際の映像
信号に対し始めと終わりが若干広めのデータであり、か
つ、始まりと終わりのデータは突然打ち切られた負連続
なデータとなっている。ここで、得られた映像データを
アナログ信号に変換した場合、データの切れ目でリンギ
ング等の不要成分が発生する。このため、映像の切れ目
に適当な傾斜処理を行う操作が必要である。なおかつ、
データＤＡＴＡＩにそのままテレビジョン同期信号デー
タＳＢＤＡＴＡを付加した場合、得られた映像信号デー
タはテレビジョン規格の映像信号に比較し、ブランキン
グ期間（同期信号データと映像データの間の黒レベルの
部分）の短い規格外の信号となる。このため、映像デー
タの黒レベルの期間を規格の時間に広げる操作が必要で
ある。以上の２つの必要な操作はエンベロープ処理回路
９で行われ、例えば、映像データＤＡＴＡＩにエンベロ
ープデータＥＮＶを乗算することにより、映像の始めと
終わりの傾斜位置がテレビジョン規格に等しい映像デー
タＤＡＴＡＶを作成する。映像データＤＡＴＡＶはマル
チプレクサ１０によって同期信号区間に同期信号データ
ＳＢＤＡＴＡが挿入され、映像信号データＤＡＴＡＯが
得られる。

【００２４】以上の様に本実施例によれば、遅延メモリ
６の遅延量を適当に選んでやることにより映像データＤ
ＡＴＡＶの始まりの傾斜位置が決定され、遅延メモリ７
の遅延量を適当に選んでやることにより映像データＤＡ
ＴＡＶの終わりの傾斜位置が決定され、傾斜位置は水平
周期に対し、同一位相にすることができる。さらに、Ｒ
ＯＭ３の制御は１水平周期に一回、エンベロープの立ち
上がりを出力するだけであり、エンベロープデータの立
ち下がりデータの発生及び立ち上がり立ち下がりの位置
決定は自動的行われるので、ＲＯＭ３の制御は非常に簡
単になる。

【００２５】図５は本発明の第２の実施例を示す映像信
号のエンベロープデータ発生装置とその周辺回路のブロ
ック図である。同図において、１は水平カウンタ、２は
垂直カウンタ、３はＲＯＭ、４は反転回路、５は加算回
路、７は遅延メモリ、８はマルチプレクサ、９はエンベ
ロープ処理回路、１０はマルチプレクサであり、以上は
図１の実施例と同様である。本実施例に於いては、図１
の実施例でＲＯＭ３で発生した立ち上がりの傾斜データ
ＵＰＥＮＶを遅延する遅延メモリ６を省略している。

【００２６】図６に図５に於ける各部のタイミング波形
図の一例を示す。図４と異なるのはカウンタ１１の出力
であるＲＯＭ３のアドレスＭＡＤＲ１の出力位相が、映
像データＤＡＴＡＶ及び同期信号データＳＢＤＡＴＡに
対して図１の遅延メモリ６の遅延量に相当する分遅らせ
てあることである。アドレスＭＡＤＲ１の位相を遅らせ
る操作は、例えばカウンタ１１に供給するリセットパル
スＲＳＴの位相を遅らすことにより容易に行える。従っ
て、垂直カウンタ２の出力であるＭＡＤＲ２の位相も同
様に遅れている。他のタイミングは図４と全く同様であ
り、マルチプレクサ８はＲＯＭ３のデータＵＰＥＮＶと
遅延メモリ７を通過した立ち下がり傾斜データＥＶＤを
切り換えることによりエンベロープデータＥＮＶを出力
する。

【００２７】従って、本実施例によれば、必要な遅延メ
モリが１つで第１の実施例と同様な効果が得られ、回路
規模が削減できる。但し、遅延メモリ６が無くなったこ
とにより、エンベロープデータＥＮＶの立ち上がり位相
をメモリの遅延量T₁で操作することが出来ないため、タ
イミング設定の自由度がなくなる。

【００２８】図７は本発明の第２の実施例に於ける他の
構成例を示す映像信号のエンベロープデータ発生装置と
その周辺回路のブロック図である。同図において、１は
水平カウンタ、２は垂直カウンタ、３はＲＯＭ、４は反
転回路、５は加算回路、７は遅延メモリ、８はマルチプ
レクサ、９はエンベロープ処理回路、１０はマルチプレ
クサであり、以上は図１の実施例と同様である。図５の
実施例に於いては第１の実施例に対して遅延メモリ６を
省略したが、本実施例に於いては遅延メモリ７を省略す
る。図８に図７に於ける各部のタイミング波形図の一例
を示す。図６と異なり、カウンタ１１の出力であるＲＯ
Ｍ３のアドレスＭＡＤＲ１の出力位相は映像データＤＡ
ＴＡＶ及び同期信号データＳＢＤＡＴＡに対して位相を
早くする方向に変更する。図５の実施例と同様、ＭＡＤ
Ｒ１の位相を変更する操作は、例えばカウンタ１１に供
給するリセットパルスＲＳＴの位相を早くすることによ
り容易に行える。図６の実施例と同様に他のタイミング
は図４と全く同様であり、マルチプレクサ８は遅延メモ
リ６を通過した立ち上がりデータＥＶＵと加算回路５を
通過した立ち下がり傾斜データＤＷＥＮＶを切り換える
ことによりエンベロープデータＥＮＶを出力する。

【００２９】従って、本実施例によれば、図５の実施例
と同様な効果が得られ、回路規模が削減できる。さらに
図６に示す遅延メモリ７に必要な遅延量T₂に対し、図８
に示す遅延メモリ６に必要な遅延量T₁は半分以下で済ま
せることが出来るため、遅延メモリ６の容量を削減する
効果もある。

【００３０】図９は本発明の第３の実施例を示す映像信
号のエンベロープデータ発生装置のブロック図である。
同図において、図１の第１の実施例に於けるＲＯＭ３，
反転回路４，加算回路５の構成は全く同じ構成で可能で
あるため省略してある。さらに、図１のエンベロープ処
理回路９及びマルチプレクサ１０についても本発明とは
直接関係せず、また同様の構成で可能であるため省略す
る。同図において、１１はカウンタ、８はマルチプレク
サであり、図１と同様なものである。同図は、さらに図
１に対し遅延メモリ６及び遅延メモリ７の周辺回路の構
成を詳細に示したものであり、１２，１３はスイッチ、
１４，１５，１６，１７，１８は第１のデコーダ、１９
はフリップ・フロップ、２０，２１は第２のデコーダで
ある。

【００３１】以上の様に構成された本実施例のエンベロ
ープデータ発生装置について、以下にその動作を説明す
る。入力されたデータＵＰＥＮＶ，ＤＷＥＮＶを遅延メ
モリ６，７で一定期間遅延するのは第１の実施例と同様
である。入力されたディジタルデータを一定期間メモリ
を使用して遅延する場合、内部に書き込み用のアドレス
カウンタと読み出し用のアドレスカウンタを備え、各々
のカウンタのリセット入力によりデータの書き込み及び
読み出しのタイミングを制御して一定の遅延量を得るラ
インメモリまたはフィールドメモリを使用するのが一般
的である。図９に於いて、遅延メモリ６及び遅延メモリ
７は１Ｈ（１Ｈのサンプル数は１１３５）のデータの記
憶が可能なラインメモリであり、各々リセットパルスＷ
ＲＳＴで書き込みが開始し、リセットパルスＲＳＴ１で
遅延メモリ６の読み出しが開始し、リセットパルスＲＳ
Ｔ２で遅延メモリ７の読み出しが開始される。

【００３２】図１０に遅延メモリ６及び遅延メモリ７の
書き込みタイミング図、図１１に通常時の遅延メモリ６
の読み出しタイミング図、図１２にＯＤＤフィールドの
先頭ラインに於ける遅延メモリ６の読み出しタイミング
図、図１３に通常時の遅延メモリ７の読み出しタイミン
グ図、図１４にＥＶＥＮフィールドの最終ラインに於け
る遅延メモリ７の読み出しタイミング図、図１５に図９
に於ける各部のタイミング図を示す。遅延メモリ６，７
のデータの書き込み開始位置は、デコーダ１４でアドレ
スＭＡＤＲ１より作成した１クロックまたは２クロック
幅のリセットパルスＷＲＳＴにより決定される。パルス
ＷＲＳＴはアドレスＭＡＤＲ１が１１３４または１１３
５のときに負論理のパルスを出力する。遅延メモリ６，
７にはパルスＷＲＳＴの次の区間からのデータU₀〜U₇，
D₀〜D₇が書き込まれる。前記より後に書き込まれるデー
タU₇’は第１の実施例で説明した（数７）で表わされる
アドレスに於けるＲＯＭの出力データであり、エンベロ
ープデータの最大値、D₇’は最小値となる。同様に、デ
ータU₀〜U₇より前に書き込まれるデータU₀’は（数５）
で表わされるアドレスに於けるＲＯＭの出力データであ
り、エンベロープデータの最小値、D₀’は最大値とな
り、U₀’＝D₇’，D₀’＝U₇’である。第１の実施例と同
様、データU₀’はＨＡＤＲ１が８〜５１１のときに出力
され、データU₇’はＨＡＤＲ１が５１２〜１１３５のと
きに出力されるものとする。遅延メモリ６，７のデータ
の読み出しは各々リセットパルスＲＳＴ１，ＲＳＴ２で
決定され、前記パルスの次の区間より開始される。切換
信号ＶＳＷ１は遅延メモリ６の読み出しリセットパルス
を切り換えるものであり、図１１，図１２に示すよう
に、ＶＳＷ１が論理値”Ｌ”のときデコーダ１５で作成
したパルスＳＴ１と同じタイミングでパルスＲＳＴ１が
出力され、ＶＳＷ１が論理値”Ｈ”のときデコーダ１６
で作成したパルスＳＴ２と同じタイミングでパルスＲＳ
Ｔ１が出力されるようにスイッチ１２が制御される。以
上説明した動作により、エンベロープの立ち上がり波形
データＵＰＥＮＶは、通常時には第１の実施例と同様に
映像信号データの始まり付近まで適当に遅延されるが、
信号ＶＳＷ１が論理値”Ｈ”の時は、スイッチ１２が切
り換わりパルスＥＮＤ２が遅延メモリ６に供給され、通
常より約（１／２）Ｈ遅延が大きくなる。同様に、切換
信号ＶＳＷ２は遅延メモリ７の読み出しリセットパルス
を切り換えるものであり、図１３，図１４に示す通り、
ＶＳＷが論理値”Ｌ”のときデコーダ１７で作成したパ
ルスＥＮＤ１と同じタイミングでパルスＲＳＴ２が出力
され、ＶＳＷ２が論理値”Ｈ”のときデコーダ１８で作
成したパルスＥＮＤ２と同じタイミングでパルスＲＳＴ
２が出力されるようにスイッチ１２が制御される。即
ち、通常時には、エンベロープの立ち下がり波形データ
ＤＷＥＮＶは第１の実施例と同様映像データの終わり付
近まで遅延されるが、信号ＶＳＷ２が論理値”Ｈ”のと
きは、通常より約（１／２）Ｈ遅延が短くなる。フリッ
プ・フロップ１９はマルチプレクサ８に供給する切換パ
ルスＳＷ１を作成するものであり、遅延メモリ６の読出
パルスＲＳＴ１が発生した後にパルスＳＷ１が論理値”
Ｈ”になり、遅延メモリ７の読出パルスＲＳＴ２が発生
した後にパルスＳＷ１が論理値”Ｌ”になるように動作
する。即ち、遅延メモリ６で遅延されたデータＥＶＵに
立ち上がり波形データが出力される際にはマルチプレク
サ８の出力データＥＮＶにデータＥＶＵが出力され、遅
延メモリ７で遅延されたデータＥＶＤに立ち下がり波形
データが出力される際にはデータＥＶＤが出力されるよ
うに自動的に制御される。

【００３３】以上の動作について図１５を用い更に説明
を加える。正確には遅延メモリ６で遅延後のエンベロー
プの立ち上がり波形データＥＶＵの遅延量が大きくなる
のは、映像信号のＯＤＤフィールドの始まりだけであ
り、遅延メモリ７で遅延後のエンベロープの立ち下がり
波形データＥＶＤの遅延が短かくなるのは、映像信号の
ＥＶＥＮフィールドの最終ラインだけである。同図に於
て、ＤＡＴＡＯで表わす波形はＰＡＬ方式映像信号の同
期信号及び映像情報の始まりと終わりを示すもので、例
えばテレビジョン信号の規格（ＣＣＩＲＲＥＰＯＲＴ
６２４−３）に掲載されているものと同等のものであ
る。同波形の下に１フレームでのライン番号を付してお
り、実際に映像情報（本発明に於てはディジタルの映像
データ）を持つことが出来るのはＯＤＤフィールドの２
３〜３１０ライン、ＥＶＥＮフィールドの３３６〜６２
３ライン迄である。ここで、ＯＤＤフィールドの映像デ
ータの始まりである２３ラインは、通常ラインに対して
（１／２）Ｈ幅の前半の区間に映像データを持つことが
禁止されており、同様にＥＶＥＮフィールドの映像デー
タの最終である６２３ラインは、通常ラインに対して
（１／２）Ｈ幅の後半の区間に映像データを持つことが
禁止されている。本発明の第３の実施例に於ては、前記
した信号規格を満足するために、映像データと同期信号
データの境界の処理に必要なエンベロープデータＥＮＶ
の２３ラインのエンベロープの始まりを遅くし、６２３
ラインのエンベロープの終わりを早くすることで対応し
ている。なお同図に於て、エンベロープデータＥＮＶは
図４と同様、ディジタル値をアナログ的な大きさで表わ
している。信号ＶＳＷ１は２３ラインのみを論理値”
Ｈ”に、信号ＶＳＷ２については６２３ラインのみを論
理値”Ｈ”にする。信号ＶＳＷ１，ＶＳＷ２はアドレス
ＭＡＤＲ２よりデコーダ２０，２１で作成する。図２の
カウンタ１１のタイミング図に示す様に映像信号の１フ
レームの各ラインに於てアドレスＭＡＤＲ２の値は全て
異なるため、信号ＶＳＷ１はアドレスＭＡＤＲ２が５７
３の場合に論理値”Ｈ”、信号ＶＳＷ２はアドレスＭＡ
ＤＲ２が１２のときに論理値”Ｈ”を出力するようデコ
ーダ２０，２１を構成すればよい。また、図１５に於、
同図に示した垂直区間については同期信号データが挿入
されるので、データＥＮＶは無効となる。また、その他
の映像データが禁止されたラインに挿入されたタイムコ
ードやＶＩＴＳ（ＶｅｒｔｉｃａｌＩｎｔｅｒｖａｌ
ＴｅｓｔＳｉｇｎａｌ）等のテスト信号について処
理する必要が無い場合は、映像情報の無い６２４ライン
〜２２ライン，３１１ライン〜３３５ラインに於て、エ
ンベロープデータＥＮＶを強制的に最大値のデータに置
き換えてもよいし、タイムコードやＶＩＴＳ等の信号を
除去したい場合は、エンベロープデータＥＮＶを強制的
に最小値のデータに置き換えてもよい。

【００３４】以上のように本実施例によれば、カウンタ
１１の水平位置を示すアドレスＭＡＤＲ１より、遅延メ
モリ６、７の書き込みタイミングと通常時の読み出しタ
イミング、及び読み出しタイミングに対し１／２水平周
期ずれた読み出しタイミングを作成するデコーダ１４，
１５，１６，１７，１８と、通常の読み出しタイミング
と１／２水平周期ずれたタイミングを切り換えて遅延メ
モリに供給するスイッチ１２，１３を設け、さらにスイ
ッチ１２，１３の切換制御信号をカウンタ１１の垂直位
置示すアドレスＭＡＤＲより作成するデコーダ２０，２
１を設けることにより、映像信号の垂直同期期間の前後
に於ける１／２水平周期単位のブランキング処理にも対
応することが出来る。

【００３５】なお、以上に説明した各実施例に於いて、
ＲＯＭ３に記憶するデータを立ち下がりの傾斜データと
し、遅延メモリ６及び遅延メモリ７に入力されるデータ
を入れ換えてもよく、全く同様の効果が得られる。ま
た、実施例ではＰＡＬ方式の映像信号について説明した
が、その他のテレビジョン方式についても適用可能であ
る。

【００３６】

【発明の効果】以上のように本発明は、水平周期に対し
同一位相のエンベロープ波形となるデータを容易に得る
ことができる。即ち、ＲＯＭの制御は１水平周期に１回
エンベロープの単一エッジを出力するだけで逆エッジの
発生は自動的に行われ、かつ、エンベロープデータの始
めと終わりの傾斜位置は遅延メモリの遅延量を適当に選
んでやることにより簡単に設定できるため、ＲＯＭの制
御が非常に簡単になる。

【００３７】また、遅延メモリで遅延したデータと、遅
延メモリで遅延する前のデータに対し逆エッジの関係に
あるデータとを切り換えるマルチプレクサを設けること
により、必要な遅延メモリの容量を削減することができ
る。

【００３８】さらに、遅延メモリの書き込みタイミング
と通常時の読み出しタイミング及び読み出しタイミング
に対し１／２水平周期ずれた読み出しタイミングを第１
のデコーダで作成し、通常の読み出しタイミングと１／
２水平周期ずれたタイミングを第２のデコーダで作成し
た映像の垂直位置を示す信号で切り換えて遅延メモリに
供給することで、映像信号の垂直同期期間の前後に於け
る１／２水平周期単位のブランキング処理にも簡単に対
応することが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例における映像信号のエン
ベロープデータ発生装置とその周辺回路の構成を示すブ
ロック図

【図２】本発明の映像信号のエンベロープデータ発生装
置の構成要素となるカウンタの動作を説明するためのタ
イミング図

【図３】本発明の映像信号のエンベロープデータ発生装
置の構成要素となるＲＯＭに記憶されている傾斜データ
の波形図

【図４】第１の実施例における映像信号のエンベロープ
データ発生装置とその周辺回路の各部の動作を説明する
ためのタイミング波形図

【図５】本発明の第２の実施例における映像信号のエン
ベロープデータ発生装置とその周辺回路の構成を示すブ
ロック図

【図６】第２の実施例における映像信号のエンベロープ
データ発生装置とその周辺回路の各部の動作を説明する
ためのタイミング波形図

【図７】第２の実施例の他の構成例における映像信号の
エンベロープデータ発生装置とその周辺回路の構成を示
すブロック図

【図８】第２の実施例の他の構成例における映像信号の
エンベロープデータ発生装置とその周辺回路の各部の動
作を説明するためのタイミング波形図

【図９】本発明の第３の実施例における映像信号のエン
ベロープデータ発生装置の構成を示すブロック図

【図１０】第３の実施例における映像信号のエンベロー
プデータ発生装置の構成要素となる遅延メモリの書き込
みタイミングを示すタイミング図

【図１１】第３の実施例における映像信号のエンベロー
プデータ発生装置の構成要素となる一方の遅延メモリの
通常時の読み出しタイミングを示すタイミング図

【図１２】第３の実施例における映像信号のエンベロー
プデータ発生装置の構成要素となる一方の遅延メモリの
ＯＤＤフィールドの先頭ラインに於ける読み出しタイミ
ングを示すタイミング図

【図１３】第３の実施例における映像信号のエンベロー
プデータ発生装置の構成要素となるもう一方の遅延メモ
リの通常時の読み出しタイミングを示すタイミング図

【図１４】第３の実施例における映像信号のエンベロー
プデータ発生装置の構成要素となるもう一方の遅延メモ
リのＥＶＥＮフィールドの最終ラインに於ける読み出し
タイミングを示すタイミング図

【図１５】第３の実施例における映像信号のエンベロー
プデータ発生装置の各部の動作を説明するためのタイミ
ング図

【図１６】従来におけるエンベロープデータ発生の動作
を説明するためのタイミング図

【符号の説明】１水平カウンタ２垂直カウンタ３ＲＯＭ４反転回路５加算回路６，７遅延メモリ８，１０マルチプレクサ９エンベロープ処理回路１１カウンタ１２，１３スイッチ１４，１５，１６，１７，１８，２０，２１デコーダ１９フリップ・フロップ

Claims

(57)【特許請求の範囲】

【請求項１】映像信号の画面上での水平及び垂直位置
をカウントするカウンタと、前記カウンタのカウント出
力よりブランキングエンベロープの立ち上がりまたは立
ち下がりの単一エッジの傾斜データを発生するＲＯＭ
（リード・オンリ・メモリ）と、前記単一エッジの傾斜
データのビット反転の処理を行う反転回路と、前記反転
処理した傾斜データに一定のオフセットデータを加算し
逆エッジの関係にある傾斜データを作成する加算回路
と、単一エッジの傾斜データ或は逆エッジの傾斜データ
の少なくとも一方を遅延する遅延メモリと、前記遅延メ
モリを通過後の単一エッジの傾斜データと逆エッジの傾
斜データとを切り換えて出力するマルチプレクサと、を
備えた映像信号のエンベロープデータ発生装置。
【請求項２】遅延メモリで遅延したデータと、前記遅
延メモリで遅延する前のデータに対し逆エッジの関係に
あるデータとを切り換えるマルチプレクサとを備えた請
求項１記載の映像信号のエンベロープデータ発生装置。
【請求項３】カウンタの水平位置を示す水平アドレス
より、遅延メモリの書き込みタイミングと立ち上がりエ
ッジの読み出しタイミングと立ち下がりエッジの読み出
しタイミングと前記立ち下がりエッジの読み出しタイミ
ングに対し１／２水平周期ずれた読み出しタイミングを
作成する第１のデコーダと、前記立ち下がりエッジの読
み出しタイミングと１／２水平周期ずれたタイミングを
切り換えて立ち下がりエッジのデータを遅延する前記遅
延メモリに供給するスイッチと、前記カウンタの垂直位
置により前記スイッチの切り換えを制御するパルスを作
成する第２のデコーダを備えた請求項１記載の映像信号
のエンベロープデータ発生装置。