JP3269331B2 - 画像取り込み回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像取り込み回路に関
し、特に通常のテレビジョン信号等のビデオ画像と、Ｍ
ＰＥＧの圧縮画像等を再生した画像とを同時に取りこん
で、表示装置に出力する場合等に用いられる画像取り込
み回路に関する。

【０００２】

【従来の技術】ビデオ画像データと、例えばＭＰＥＧの
圧縮画像等を再生した他の画像データとを画像蓄積メモ
リに取り込む場合に、ビデオ画像データの一部を他の画
像データに置き換えて、両画像データを時分割多重化し
て画像蓄積メモリに取り込む方法があり、このビデオ画
像データの一部を他のデータに置き換えて時分割多重化
する回路に関する従来技術として、例えば特開平１−３
０９５８４号公報に開示された発明がある。

【０００３】図８は、従来技術の一例を示すブロック図
である。ビデオ信号はＡ／Ｄ変換器８１でアナログ信号
からデジタル信号に変換されてＦＩＦＯ８２に蓄積さ
れ、他のデータ、例えばＭＰＥＧの圧縮画像等を再生し
た画像信号も同様にＦＩＦＯ８３に蓄積される。同期識
別部８４ではビデオ信号の同期信号を検出し、これを切
換制御部８５に入力する。切換制御部８５はこの同期信
号に同期して、データ切換部８６に切換信号を送出す
る。この切換信号に基づきデータ切換部８６はＦＩＦＯ
８２又は８３に蓄積された両データを取捨選択し、ビデ
オ画像データの一部をライン単位で、又はフレーム単位
で他のデータに置き換え、データを多重化する。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな方法でデータを多重化する場合には、ビデオ画像の
一部をライン単位で、またはフレーム単位で他のデータ
に置き換えるため、本来のビデオ画像に画像の劣化が発
生するという問題点があった。

【０００５】特開平１−３０９５８４号公報の発明では
これを防ぐために、あらかじめ前のフレームの画像を蓄
積しておいて、他のデータに置き換えられた部分の補完
に用いることで画質の劣化を補償することとしている
が、この方法では、ビデオ画像がシーンチェンジした場
合などは、さらに画質の悪化を招く問題が発生する。

【０００６】また、ビデオ画像の一部をライン単位又は
フレーム単位で他のデータに置き換えるため、ビデオ画
像の劣化を一定に押さえるためには、置き換え得るライ
ン数又はフレーム数が限られ、多重化する他のデータ
が、例えばＭＰＥＧの圧縮画像等を再生した画像データ
のような動画像データの場合、多重化できるフレーム数
が極端に少なくなる問題もあった。

【０００７】さらに、このような多重化回路には、ビデ
オ画像データと多重化する他のデータのタイミングを合
わせるためのＦＩＦＯを設ける必要が有り、多重化回路
の規模が大きくなる問題点があった。

【０００８】本発明はかかる問題点を解決するためにな
されたものであり、ビデオ画像信号の、水平方向及び垂
直方向のブランク期間を含む各ラインデータの一部を、
例えばＭＰＥＧの圧縮画像等を再生した画像データの各
ラインデータの所要部分に置き換えて多重化することに
より、両画像の所要部分を画質の劣化を招くことなく画
像蓄積メモリに取り込むための画像取り込み回路を提供
することを目的とする。また、ビデオ画像に多重化する
再生画像データの再生タイミングを制御することにより
ＦＩＦＯを必要としない回路規模の簡単な画像取り込み
回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明に係わる画像取り
込み回路は、ビデオ画像信号から同期信号を分離する同
期分離回路、この同期分離回路の出力する水平同期信号
に位相同期してクロック信号を発生するＰＬＬ回路、こ
のＰＬＬ回路の発生するクロック信号を分周して同期信
号を発生する同期信号生成回路、この同期信号生成回路
の発生する同期信号を遅延させる信号遅延回路、この信
号遅延回路の出力する信号に同期して画面に表示すべき
データを発生するデータ発生回路、前記ビデオ画像信号
をＡ／Ｄ変換したデジタルデータと前記データ発生回路
の発生するデータを選択するデータセレクタ、前記デー
タセレクタの選択するデータを蓄積するメモリ、前記ビ
デオ画像信号をＡ／Ｄ変換した前記デジタルデータを前
記メモリに書き込むアドレスを発生するビデオ系書き込
みカウンタ、前記データ発生回路の発生するデータを前
記メモリに書き込むアドレスを発生するデータ系書き込
みカウンタ、前記ビデオ画像信号をＡ／Ｄ変換した前記
デジタルデータの有効期間を決定し、前記ビデオ系書き
込みカウンタを制御するビデオ系制御回路、前記データ
発生回路の発生する前記データの有効期間を決定し、前
記データ系書き込みカウンタを制御するデータ系制御回
路、前記ビデオ系書き込みカウンタの発生するアドレス
と前記データ系書き込みカウンタの発生するアドレスを
選択するアドレスセレクタ、前記データセレクタの選択
するデータを前記メモリの前記アドレスセレクタの選択
するアドレスに書き込む書き込み手段、を備えたことを
特徴とする。

【００１０】また、前記同期信号生成回路は、前記同期
分離回路の出力する同期信号と同一のタイミングで同期
信号を発生する同期信号生成回路であり、前記信号遅延
回路は一定時間信号を遅延さす信号遅延回路であること
を特徴とする。

【００１１】また、前記同期信号生成回路は、その同期
信号の発生タイミングをホストＣＰＵにより任意に制御
できる同期信号生成回路であることを特徴とする。

【００１２】さらに、前記信号遅延回路は、その信号遅
延時間をホストＣＰＵにより任意に制御できる信号遅延
回路であることを特徴とする。

【００１３】

【実施例】図１は、本発明の第１の実施例を示すブロッ
ク図であり、データ発生回路としてＭＰＥＧデコード回
路１５を使用している。Ａ／Ｄ変換器１０はアナログ信
号であるビデオ信号をデジタル信号に変換する。同期分
離回路１１は入力されたビデオ信号から水平及び垂直同
期信号を分離する。同期信号生成回路１３は、水平及び
垂直同期信号等のＭＰＥＧデコード回路１５に必要な信
号を生成する回路で、信号を一定時間だけ遅延させる信
号遅延回路１４を経て、ＭＰＥＧビデオデータをデコー
ドするＭＰＥＧデコード回路１５に入力される。

【００１４】ＰＬＬ回路１２は、同期分離回路１１から
出力される水平同期信号と同期信号生成回路１３の生成
する水平同期信号の位相比較を行い、同期生成回路１３
の生成する水平同期信号の位相がビデオ信号の水平同期
信号の位相に合致するように、同期信号生成回路１３に
供給するクロック信号を制御する。

【００１５】ビデオ系制御回路１７は、Ａ／Ｄ変換され
たビデオ信号のデジタルデータの有効期間を決定し、ビ
デオ系書き込みカウンタ２０への制御信号、アービタ２
２への書き込み要求信号を生成する。同様に、ＭＰＥＧ
系制御回路１８は、デコードされたＭＰＥＧの画像の有
効期間を決定し、ＭＰＥＧ系書き込みカウンタ２１への
制御信号、アービタ２２への書き込み要求信号を生成す
る

【００１６】アービタ２２は、ビデオ系制御回路１７と
ＭＰＥＧ系制御回路１８の書き込み要求に従い、データ
セレクタ１６、アドレスセレクタ２３への切換信号を出
力する。また、メモリ２４は取り込んだ画像データを蓄
積する。

【００１７】図２は、ビデオ信号とＭＰＥＧデコード回
路１５から出力された信号等の時間関係を示すタイムチ
ャートである。以下本実施例の動作について、図１及び
図２を参照し説明する。

【００１８】同期分離回路１１は入力されたビデオ信号
（Ａ）から水平同期信号（Ｂ）、垂直同期信号を分離し
て出力する。ＰＬＬ回路１２は、この水平同期信号
（Ｂ）と同期信号生成回路１３の出力する水平同期信号
（Ｃ）の位相比較を行い、同期信号生成回路１３の生成
する水平同期信号（Ｃ）の位相がビデオ信号の水平同期
信号（Ｂ）の位相に合致するように、同期信号生成回路
１３に供給するクロック信号の周波数を制御する。

【００１９】例えば、同期分離回路１１から出力された
水平同期信号に対して、同期信号生成回路１３から出力
された水平同期信号の周期が速い場合は、ＰＬＬ回路１
２は、同期信号生成回路１３に供給するクロック信号の
周波数が低くなるように機能する。また逆に、同期分離
回路１１から出力された水平同期信号に対して、同期信
号生成回路１３から出力された水平同期信号の周期が遅
い場合は、ＰＬＬ回路１２は、同期信号生成回路１３に
供給するクロック信号の周波数を高くするように機能す
る。このようにして、同期信号生成回路１３の生成する
同期信号（Ｃ）は、図２のように、ビデオ信号から同期
分離回路１１により抽出される同期信号（Ｂ）と位相が
常に合致しするよう制御される。

【００２０】また、このＰＬＬ回路１２の発生するクロ
ック信号は、回路全体の基準クロックとして用いられ、
Ａ／Ｄ変換器１０、信号遅延回路１４、ＭＰＥＧデコー
ド回路１５、ビデオ系制御回路１７、ＭＰＥＧ系制御回
路１８、ビデオ系書き込みカウンタ２０、ＭＰＥＧ系書
き込みカウンタ２１等へも供給される。

【００２１】Ａ／Ｄ変換器１０は、このクロック信号に
したがってビデオ信号をアナログ信号からデジタル信号
に変換してデータセレクタ１６に出力する（Ｇ）。同期
信号生成回路１３の生成する同期信号は信号遅延回路１
４に入力され、信号遅延回路１４の出力（Ｄ）にしたが
ってＭＰＥＧデコード回路１５はＭＰＥＧビデオデータ
をデコードしデータセレクタ１６に出力する（Ｈ）。す
なわち、ＭＰＥＧデータは（Ｈ）は、ビデオのデジタル
データ（Ｇ）に比べ、信号遅延回路１４による遅延時間
だけ遅れて再生され、データセレクタ１６に出力され
る。なお、信号遅延回路１４は、入力された信号を一定
のクロック数に相当する時間だけ遅延させる回路であれ
ば、従来公知のどのような回路であってもよい。

【００２２】ビデオ系制御回路１７は、同期信号生成回
路１３から出力される同期信号に同期して、ビデオ信号
の有効期間（Ｅ）を決定し、アービタ２２へのビデオ系
データの書き込み要求信号（書き込み要求中をＬレベ
ル、非要求中をＨレベル）及びビデオ系書き込みカウン
タ２０へのカウントイネーブル信号（イネーブルをＬレ
ベル、ディスイネーブルをＨレベル）を生成する。本実
施例では、同期信号生成回路１３の生成する同期信号は
同期分離回路１１の出力する同期信号と位相が合致して
おり、このビデオ系書き込みカウンタ２０へのカウント
イネーブル信号は、ビデオ系データの水平方向及び垂直
方向のブランク期間はディスイネーブルであることは言
うまでもない。

【００２３】ＭＰＥＧ系制御回路１８は、信号遅延回路
１４から出力される信号に同期して、ＭＰＥＧデータの
有効期間（Ｆ）を決定し、アービタ２２へのＭＰＥＧ系
データの書き込み要求信号（書き込み要求中をＬレベ
ル、非要求中をＨレベル）及びＭＰＥＧ系書き込みカウ
ンタ２１へのカウントイネーブル信号（イネーブルをＬ
レベル、ディスイネーブルをＨレベル）を生成する。こ
のＭＰＥＧ系書き込みカウンタ２１へのカウントイネー
ブル信号は、ＭＰＥＧ系データの水平方向及び垂直方向
のブランク期間はディスイネーブルであることは言うま
でもない。

【００２４】アービタ２２は、ビデオ系制御回路１７及
びＭＰＥＧ系制御回路１８から送られてくるそれぞれの
データ書き込み要求信号に基づいて、データセレクタ１
６及びアドレスセレクタ２３に対して切換信号（ビデオ
系のデータを書き込む際にはＬレベル、ＭＰＥＧ系のデ
ータを書き込む際にはＨレベル）を送出する。本実施例
では、アービタ２２は、ビデオ系制御回路１７及びＭＰ
ＥＧ系制御回路１８から送られてくるそれぞれのデータ
書き込み要求信号の立ち下がりエッジを検出し、この立
ち下がりエッジが検出された場合に当該信号を送出して
きた系のデータをメモリ２４に書き込むように切換信号
を送出する。

【００２５】ビデオ系書き込みカウンタ２０は、ビデオ
系制御回路１７からのカウントイネーブル信号がＬレベ
ルで、かつアドレスセレクタ２３への切換信号がＬレベ
ルのときを有効期間とし（Ｉ）、有効期間の始点で垂直
方向アドレスをカウントアップするとともに水平方向ア
ドレスを初期値にリセットし、有効期間の間、クロック
信号に基づき水平方向アドレスをカウントアップする。
なお垂直方向アドレスは１フレーム相当数までカウント
することにより初期値にリセットされる。

【００２６】ＭＰＥＧ系書き込みカウンタ２１は、ＭＰ
ＥＧ系制御回路１８からのカウントイネーブル信号がＬ
レベルで、かつアドレスセレクタ２３への切換信号がＨ
レベルのときを有効期間とし（Ｊ）、ビデオ系書き込み
カウンタ２０と同様の動作を行う。

【００２７】データセレクタ１６とアドレスセレクタ２
３は、共にアービタ２２の切換信号により同時に切り替
えられるので、切換信号がＬレベルのとき、ビデオ系の
データが、メモリ２４のビデオ系書き込みカウンタ２０
のカウント値のアドレスに書き込まれ、切換信号がＨレ
ベルのとき、ＭＰＥＧ系のデータが、メモリ２４のＭＰ
ＥＧ系書き込みカウンタ２１のカウント値のアドレスに
書き込まれる。

【００２８】このようにして、本実施例では、ビデオ系
データとＭＰＥＧ系データを、ＦＩＦＯを用いることな
く多重化し、一つの画像取り込み回路により、メモリ２
４のそれぞれ独立したアドレス空間に取り込むことがで
きる。

【００２９】図３は、本発明の第２の実施例を示すブロ
ック図であり、第１の実施例と同様にデータ発生回路と
してＭＰＥＧデコード回路１５を使用しており、図１と
同一符号は同一又は相当部分を示す。本実施例では、同
期信号生成回路１３、信号遅延回路１４に替えて、ホス
トＣＰＵ３０により同期信号の発生タイミングを制御で
きる同期信号生成回路１３０及び同じくホストＣＰＵ３
０により遅延時間を制御できる信号遅延回路１４０を設
けた。

【００３０】第１の実施例では、例えばビデオ系データ
では、その水平方向のブランク期間の終了時点を書き込
み開始時点とし、信号遅延回路１４により定まる一定の
時間幅の間のデータがメモリ２４に書き込まれる等、ビ
デオ系データとＭＰＥＧ系データの書き込みタイミング
は常に一定であった。

【００３１】第２の実施例は、ホストＣＰＵ３０により
同期信号の発生タイミングを制御できる同期信号生成回
路１３０を用い、ビデオ信号に対して位相の異なる同期
信号をビデオ系制御回路１７に出力することにより、ビ
デオ系データの水平方向の書き込み開始時点をホストＣ
ＰＵ３０により制御できるようにするものである。

【００３２】またこの同期信号生成回路１３０の出力す
る同期信号を、ホストＣＰＵ３０により遅延時間を制御
できる信号遅延回路１４０を経てＭＰＥＧデコード回路
１５及びＭＰＥＧ系制御回路１８に供給することによ
り、ビデオ系データの書き込み開始時点からＭＰＥＧ系
データの書き込み開始時点（したがってビデオ系データ
の書き込み終了時点）までの時間幅をホストＣＰＵ３０
により制御できるようにするものである。

【００３３】図４は、同期信号生成回路１３０の内部構
成の一例を示すブロック図である。水平方向カウンタ１
３２はＰＬＬ回路１２から入力されるクロック信号でカ
ウントアップする。水平方向カウンタ１３２のカウント
値がデコード回路１３１のデコードすべきカウント値に
達するとデコード回路１３１からカウンタクリア信号が
出力され、水平方向カウンタ１３２のカウント値を０に
する。またこのカウンタクリア信号がＰＬＬ回路１２へ
位相比較用信号として入力される。したがって水平方向
カウンタ１３２は常に同期分離回路１１の出力するビデ
オ信号の水平同期信号に同期した周期で、０からカウン
トアップを行う。

【００３４】レジスタ１３４はホストＣＰＵ３０からの
制御値を、書き込みパルスで内部に取り込むと同時に比
較器１３３に出力する。比較器１３３は、レジスタ１３
４の保持する値と水平方向カウンタ１３２のカウント値
を比較し、両者が一致すると水平同期信号のパルスを出
力する。

【００３５】図５（ａ）、（ｂ）は、ホストＣＰＵ３０
からレジスタ１３４に設定される値で水平同期信号の出
力タイミングが変化する様子を示したもので、図５
（ａ）はレジスタ１３４に設定される値が０のときの、
また図５（ｂ）はレジスタ１３４に設定される値が０以
外のときのデコード回路１３１の出力する位相比較用信
号と比較器１３３の出力する水平同期信号との時間関係
を示す。

【００３６】第２の実施例では、以上に記載したような
構成を有する同期信号生成回路１３０を用い、ホストＣ
ＰＵ３０により同期信号生成回路１３０の同期信号発生
タイミングを制御し、ビデオ信号に対して位相の異なる
同期信号をビデオ系制御回路１７に出力することによ
り、ビデオ系データの水平方向の書き込み開始のタイミ
ングをホストＣＰＵ３０により制御することができる。

【００３７】またさらに、第２の実施例では、この同期
信号生成回路１３０の発生する同期信号はホストＣＰＵ
３０により遅延時間を制御できる信号遅延回路１４０に
入力される。図６は、信号遅延回路１４０の内部構成の
一例を示すブロック図である。シフトレジスタ１４１
は、入力された水平同期信号をＰＬＬ回路１２から入力
されるクロック信号により順次シフトし、シフトされた
それぞれの信号をパラレルにセレクタ１４２に出力す
る。レジスタ１４３はホストＣＰＵ３０からの制御値を
書き込みパルスで取り込み、セレクタ１４２に出力す
る。セレクタ１４２はシフトレジスタ１４１がパラレル
に出力するシフトデータの中から、レジスタ１４３の出
力する値に相当するシフトデータを選択しＭＰＥＧデコ
ード回路１５及びＭＰＥＧ系制御回路１８に出力する。

【００３８】図７は、レジスタ１４３の設定値とＭＰＥ
Ｇデコード回路１５及びＭＰＥＧ系制御回路１８に出力
される水平同期信号の時間関係を示すタイムチャートで
ある。図６及び図７では信号遅延回路１４０で遅延可能
なクロック数を最大７としているが、この値は１ライン
に相当するクロック数以内の任意の値で良い。

【００３９】第２の実施例では、このよう構成された信
号遅延回路１４０を用い、ホストＣＰＵ３０により信号
遅延回路１４０の信号遅延時間を制御し、その出力をＭ
ＰＥＧデコード回路１５及びＭＰＥＧ系制御回路１８に
入力することにより、ＭＰＥＧデータの書き込み開始の
タイミング（したがってビデオ系データの書き込み終了
のタイミング）をホストＣＰＵ３０により制御すること
ができる。

【００４０】

【発明の効果】以上第１の実施例で説明したように、本
発明により、ビデオ画像データと、例えばＭＰＥＧの圧
縮画像等を再生した画像とを、同時に画像蓄積メモリに
取り込む画像取り込み回路において、ビデオ画像に比べ
て、ＭＰＥＧの圧縮画像等の再生タイミングを遅らせる
ことにより、ＦＩＦＯを用いることなく両データを多重
化し、１つの画像取り込み回路により両画像を取り込む
ことができるので、画像表示装置の回路構成を簡素化す
る効果を奏する。

【００４１】また本発明の画像取り込み回路は入力画像
そのものを取り込む構成としたため、画像の一部をライ
ン単位又はフレーム単位で他のデータに置き換え多重化
する場合に従来の回路で発生していたデータの補完に起
因する画質の劣化を防ぐことが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】第１の実施例における、ビデオ信号とＭＰＥＧ
デコード回路１５から出力された信号等の時間関係を示
すタイムチャートである。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【図４】図３に示す同期信号生成回路１３０の内部構成
の一例を示すブロック図である。

【図５】図４において、ホストＣＰＵ３０からレジスタ
１３４に設定される値で水平同期信号の出力タイミング
が変化する様子を示したタイムチャートである。

【図６】図６に示す信号遅延回路１４０の内部構成の一
例を示すブロック図である。

【図７】図６において、レジスタ１４３の設定値とＭＰ
ＥＧデコード回路１５及びＭＲＥＧ系制御回路１８に出
力される水平同期信号の時間関係を示すタイムチャート
である。

【図８】従来技術の一例を示すブロック図である。

【符号の説明】

１０ Ａ／Ｄ変換器 １１ 同期分離回路 １２ ＰＬＬ回路 １３ 同期信号生成回路 １４ 信号遅延回路 １５ ＭＰＥＧデコード回路 １６ データセレクタ １７ ビデオ系制御回路 １８ ＭＰＥＧ系制御回路 ２０ ビデオ系書き込みカウンタ ２１ ＭＰＥＧ系書き込みカウンタ ２２ アービタ ２３ アドレスセレクタ ２４ メモリ ３０ ホストＣＰＵ ８１ Ａ／Ｄ変換器 ８２、８３ ＦＩＦＯ ８４ 同期識別部 ８５ 切換制御部 ８６ データ切換部 １３０ 同期信号生成回路 １３１ デコード回路 １３２ 水平方向カウンタ １３３ 比較器 １３４ レジスタ １３５ 垂直方向カウンタ １４０ 信号遅延回路 １４１ シフトレジスタ １４２ セレクタ １４３ レジスタ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ビデオ画像信号から同期信号を分離する
   同期分離回路、 この同期分離回路の出力する水平同期信号に位相同期し
   てクロック信号を発生するＰＬＬ回路、 このＰＬＬ回路の発生するクロック信号を分周して同期
   信号を発生する同期信号生成回路、 この同期信号生成回路の発生する同期信号を遅延させる
   信号遅延回路、 この信号遅延回路の出力する信号に同期して画面に表示
   すべきデータを発生するデータ発生回路、 前記ビデオ画像信号をＡ／Ｄ変換したデジタルデータと
   前記データ発生回路の発生するデータを選択するデータ
   セレクタ、 前記データセレクタの選択するデータを蓄積するメモ
   リ、 前記ビデオ画像信号をＡ／Ｄ変換した前記デジタルデー
   タを前記メモリに書き込むアドレスを発生するビデオ系
   書き込みカウンタ、 前記データ発生回路の発生するデータを前記メモリに書
   き込むアドレスを発生するデータ系書き込みカウンタ、 前記ビデオ画像信号をＡ／Ｄ変換した前記デジタルデー
   タの有効期間を決定し、前記ビデオ系書き込みカウンタ
   を制御するビデオ系制御回路、 前記データ発生回路の発生する前記データの有効期間を
   決定し、前記データ系書き込みカウンタを制御するデー
   タ系制御回路、 前記ビデオ系書き込みカウンタの発生するアドレスと前
   記データ系書き込みカウンタの発生するアドレスを選択
   するアドレスセレクタ、 前記データセレクタの選択するデータを前記メモリの前
   記アドレスセレクタの選択するアドレスに書き込む書き
   込み手段、 を備えたことを特徴とする画像取り込み回路。
2. 【請求項２】前記同期信号生成回路は、前記同期分離回
   路の出力する同期信号と同一のタイミングで同期信号を
   発生する同期信号生成回路であり、前記信号遅延回路は
   一定時間信号を遅延さす信号遅延回路であることを特徴
   とする請求項１に記載の画像取り込み回路。
3. 【請求項３】前記同期信号生成回路は、その同期信号の
   発生タイミングをホストＣＰＵにより任意に制御できる
   同期信号生成回路であることを特徴とする請求項１に記
   載の画像取り込み回路。
4. 【請求項４】前記信号遅延回路は、その信号遅延時間を
   ホストＣＰＵにより任意に制御できる信号遅延回路であ
   ることを特徴とする請求項１に記載の画像取り込み回
   路。