JP2001186529A - Ｍｐｅｇデコード回路並列駆動システム - Google Patents
Ｍｐｅｇデコード回路並列駆動システムInfo
- Publication number
- JP2001186529A JP2001186529A JP37099599A JP37099599A JP2001186529A JP 2001186529 A JP2001186529 A JP 2001186529A JP 37099599 A JP37099599 A JP 37099599A JP 37099599 A JP37099599 A JP 37099599A JP 2001186529 A JP2001186529 A JP 2001186529A
- Authority
- JP
- Japan
- Prior art keywords
- decoding
- image
- circuit
- reference clock
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 複数のＭＰＥＧデコード回路を用いて合成画
像が得られる、廉価な並列駆動システムを提供するこ
と。 【解決手段】 ＭＰＥＧデコード回路のデコーダ表示時
刻決定手段により決定された表示時刻から遡って得られ
たデコード開始時刻を、前記トランスポートストリーム
信号より抽出して得られたタイムスタンプ情報から算出
したデコード開始予定時刻と比較して前記デコード開始
時刻が前記デコード開始予定時刻より所定時間を超えて
遅くなったとき、該当する画像が他の画像のデコードの
際に必要な参照画像でないことを確認してその画像のデ
コードを中止するようデコーダを制御すると共に、複数
のＭＰＥＧデコード回路のいずれか１つのＭＰＥＧデコ
ード回路から他のＭＰＥＧデコード回路に表示時刻を知
らせる。
像が得られる、廉価な並列駆動システムを提供するこ
と。 【解決手段】 ＭＰＥＧデコード回路のデコーダ表示時
刻決定手段により決定された表示時刻から遡って得られ
たデコード開始時刻を、前記トランスポートストリーム
信号より抽出して得られたタイムスタンプ情報から算出
したデコード開始予定時刻と比較して前記デコード開始
時刻が前記デコード開始予定時刻より所定時間を超えて
遅くなったとき、該当する画像が他の画像のデコードの
際に必要な参照画像でないことを確認してその画像のデ
コードを中止するようデコーダを制御すると共に、複数
のＭＰＥＧデコード回路のいずれか１つのＭＰＥＧデコ
ード回路から他のＭＰＥＧデコード回路に表示時刻を知
らせる。
Description
【０００１】
【発明の属する技術分野】この発明は、デジタル放送受
信機等に搭載されるMPEGデコーダLSIに関し、特に複数
のMPEGデコーダLSIを用いて、複数のトランスポートス
トリームに含まれる番組を同時にデコードしてマルチ画
面表示を行う、ＭＰＥＧデコードＬＳＩ並列駆動システ
ムに関する。
信機等に搭載されるMPEGデコーダLSIに関し、特に複数
のMPEGデコーダLSIを用いて、複数のトランスポートス
トリームに含まれる番組を同時にデコードしてマルチ画
面表示を行う、ＭＰＥＧデコードＬＳＩ並列駆動システ
ムに関する。
【０００２】
【従来の技術】一般的に、複数のＭＰＥＧデコーダに異
なるトランスポートストリーム（以下、ＴＳと略する）
を入力して各々がデコード処理を行う場合、各々のデコ
ーダから出力されるデコード画像は非同期であり、これ
らをマルチ画面表示等に合成するためには、MPEGデコー
ドした後にフレームシンクロ処理を行うことが必要であ
る。しかし、このフレームシンクロを実現させるために
はフレームメモリが不可欠であり、これはシステムのコ
ストアップ要因になる。
なるトランスポートストリーム（以下、ＴＳと略する）
を入力して各々がデコード処理を行う場合、各々のデコ
ーダから出力されるデコード画像は非同期であり、これ
らをマルチ画面表示等に合成するためには、MPEGデコー
ドした後にフレームシンクロ処理を行うことが必要であ
る。しかし、このフレームシンクロを実現させるために
はフレームメモリが不可欠であり、これはシステムのコ
ストアップ要因になる。
【０００３】図６を用いて、この問題点を具体的に述べ
る。２つの同じ構成のＭＰＥＧデコード回路６１ａ，６
１ｂは各々基準クロック生成回路６２ａ，６２ｂからの
クロック信号に同期して信号を処理し、入力されるＴＳ
信号ＴＳ１，ＴＳ２から画像を再生する。
る。２つの同じ構成のＭＰＥＧデコード回路６１ａ，６
１ｂは各々基準クロック生成回路６２ａ，６２ｂからの
クロック信号に同期して信号を処理し、入力されるＴＳ
信号ＴＳ１，ＴＳ２から画像を再生する。
【０００４】まずＭＰＥＧデコード回路６１ａに入力さ
れたＴＳ信号ＴＳ１から、クロック用タイムスタンプ抽
出回路６３ａにて、基準クロック再現用のタイムスタン
プ情報が抽出される。このタイムスタンプ情報に基づい
て、基準クロック制御回路６４ａでは、ＴＳ送出側つま
りＭＰＥＧエンコーダ側で用いた基準クロックと同一の
周波数が再現するように、基準クロック生成回路６２ａ
の制御を行う。
れたＴＳ信号ＴＳ１から、クロック用タイムスタンプ抽
出回路６３ａにて、基準クロック再現用のタイムスタン
プ情報が抽出される。このタイムスタンプ情報に基づい
て、基準クロック制御回路６４ａでは、ＴＳ送出側つま
りＭＰＥＧエンコーダ側で用いた基準クロックと同一の
周波数が再現するように、基準クロック生成回路６２ａ
の制御を行う。
【０００５】デコード用タイムスタンプ抽出回路６３ｃ
出力のデコード用タイムスタンプ情報を元に、デコード
時刻決定回路６５ａでは、ＴＳ信号として多重された画
像１枚毎のデコード開始時刻を、また表示時刻決定回路
６６ａでは、それら画像の表示開始時刻を、各々決定す
る。
出力のデコード用タイムスタンプ情報を元に、デコード
時刻決定回路６５ａでは、ＴＳ信号として多重された画
像１枚毎のデコード開始時刻を、また表示時刻決定回路
６６ａでは、それら画像の表示開始時刻を、各々決定す
る。
【０００６】ＴＳ信号ＴＳ１は、一旦バッファ６７ａに
蓄えられ、デコード時刻決定回路６５ａが決定した時刻
になると、デコーダ６８ａにおいて画像のデコード処理
を行い、デコードした画像をフレームメモリ６９ａに書
き込む。フレームメモリ６９ａに書き込まれた画像は、
表示時刻決定回路６６ａにて決定された表示時刻に、読
み出される。ＭＰＥＧデコード回路６１ｂもＴＳ信号Ｔ
Ｓ２を入力として上述のＭＰＥＧデコード回路６１ｂと
同様な処理を行う。
蓄えられ、デコード時刻決定回路６５ａが決定した時刻
になると、デコーダ６８ａにおいて画像のデコード処理
を行い、デコードした画像をフレームメモリ６９ａに書
き込む。フレームメモリ６９ａに書き込まれた画像は、
表示時刻決定回路６６ａにて決定された表示時刻に、読
み出される。ＭＰＥＧデコード回路６１ｂもＴＳ信号Ｔ
Ｓ２を入力として上述のＭＰＥＧデコード回路６１ｂと
同様な処理を行う。
【０００７】ところで、２つの独立したＴＳ信号は、基
準クロックが同一である保証は全くなく、映像表示のフ
レームレートも同じとは限らない。例えば、米国の地上
波デジタル放送では規格で複数の表示フレームレートが
認められている。したがって２個の独立したＭＰＥＧデ
コード回路６１ａ，６１ｂの画像出力は全くの非同期で
あり、各々の出力画像を合成してマルチウィンドウ表示
を行う場合には、同期を取る必要がある。そのために図
６に示した如く一方の画像をフレームメモリに一旦蓄積
しておくフレームシンクロ回路７０が不可欠となって、
システムが高価となってしまう。
準クロックが同一である保証は全くなく、映像表示のフ
レームレートも同じとは限らない。例えば、米国の地上
波デジタル放送では規格で複数の表示フレームレートが
認められている。したがって２個の独立したＭＰＥＧデ
コード回路６１ａ，６１ｂの画像出力は全くの非同期で
あり、各々の出力画像を合成してマルチウィンドウ表示
を行う場合には、同期を取る必要がある。そのために図
６に示した如く一方の画像をフレームメモリに一旦蓄積
しておくフレームシンクロ回路７０が不可欠となって、
システムが高価となってしまう。
【０００８】
【発明が解決しようとする課題】上述のように、複数の
ＭＰＥＧデコード回路を用いて合成画像を作成する場合
には、フレームシンクロ回路が必要となり、システムが
高価になってしまう問題がある。したがって、この発明
は上記問題点を解決し、フレームシンクロ回路が不要で
廉価なＭＰＥＧデコード回路並列駆動システムを提供す
ることを目的とする。
ＭＰＥＧデコード回路を用いて合成画像を作成する場合
には、フレームシンクロ回路が必要となり、システムが
高価になってしまう問題がある。したがって、この発明
は上記問題点を解決し、フレームシンクロ回路が不要で
廉価なＭＰＥＧデコード回路並列駆動システムを提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の基本的な特徴によれば、基準となるクロ
ック信号を生成する基準クロック生成回路と、入力され
たトランスポートストリーム信号から画像を再生すると
共にそのトランスポートストリーム信号からタイムスタ
ンプ情報を抽出しこれを基に前記基準クロック生成回路
の出力を制御する基準クロック制御信号を出力する複数
のＭＰＥＧデコード回路と、これらのＭＰＥＧデコード
回路により出力された基準クロック制御信号から１つの
基準クロック制御信号を選択する制御信号選択手段と、
この制御信号選択手段により選択された基準クロック制
御信号を前記基準クロック生成回路に供給する手段と、
前記基準クロック生成回路の出力を前記ＭＰＥＧデコー
ド回路に供給する基準クロック供給手段と、前記ＭＰＥ
Ｇデコード回路の出力画像を合成する画像合成手段とを
備えて成るＭＰＥＧデコーダ回路並列駆動システムにお
いて、前記ＭＰＥＧデコード回路は、前記トランスポー
トストリーム信号をデコードするデコーダと、このデコ
ーダによりデコードされた画像を記憶するフレームメモ
リと、このフレームメモリに記憶された画像を表示する
時刻を決定する表示時刻決定手段と、この表示時刻決定
手段により決定された表示時刻から遡って得られたデコ
ード開始時刻を、前記トランスポートストリーム信号よ
り抽出して得られたタイムスタンプ情報から算出したデ
コード開始予定時刻と比較して前記デコード開始時刻が
前記デコード開始予定時刻より所定時間を超えて遅くな
ったとき、該当する画像が他の画像のデコードの際に必
要な参照画像でないことを確認してその画像のデコード
を中止して次の画像のデコードを行うよう前記デコーダ
を制御するデコーダ制御手段とを有し、前記複数のＭＰ
ＥＧデコード回路のいずれか１つのＭＰＥＧデコード回
路から他のＭＰＥＧデコード回路に前記表示時刻を知ら
せるＭＰＥＧデコード回路並列駆動システムを提供す
る。
に、本願発明の基本的な特徴によれば、基準となるクロ
ック信号を生成する基準クロック生成回路と、入力され
たトランスポートストリーム信号から画像を再生すると
共にそのトランスポートストリーム信号からタイムスタ
ンプ情報を抽出しこれを基に前記基準クロック生成回路
の出力を制御する基準クロック制御信号を出力する複数
のＭＰＥＧデコード回路と、これらのＭＰＥＧデコード
回路により出力された基準クロック制御信号から１つの
基準クロック制御信号を選択する制御信号選択手段と、
この制御信号選択手段により選択された基準クロック制
御信号を前記基準クロック生成回路に供給する手段と、
前記基準クロック生成回路の出力を前記ＭＰＥＧデコー
ド回路に供給する基準クロック供給手段と、前記ＭＰＥ
Ｇデコード回路の出力画像を合成する画像合成手段とを
備えて成るＭＰＥＧデコーダ回路並列駆動システムにお
いて、前記ＭＰＥＧデコード回路は、前記トランスポー
トストリーム信号をデコードするデコーダと、このデコ
ーダによりデコードされた画像を記憶するフレームメモ
リと、このフレームメモリに記憶された画像を表示する
時刻を決定する表示時刻決定手段と、この表示時刻決定
手段により決定された表示時刻から遡って得られたデコ
ード開始時刻を、前記トランスポートストリーム信号よ
り抽出して得られたタイムスタンプ情報から算出したデ
コード開始予定時刻と比較して前記デコード開始時刻が
前記デコード開始予定時刻より所定時間を超えて遅くな
ったとき、該当する画像が他の画像のデコードの際に必
要な参照画像でないことを確認してその画像のデコード
を中止して次の画像のデコードを行うよう前記デコーダ
を制御するデコーダ制御手段とを有し、前記複数のＭＰ
ＥＧデコード回路のいずれか１つのＭＰＥＧデコード回
路から他のＭＰＥＧデコード回路に前記表示時刻を知ら
せるＭＰＥＧデコード回路並列駆動システムを提供す
る。
【００１０】
【発明の実施の形態】図１に、本発明の一実施形態のＭ
ＰＥＧデコード回路並列駆動システムの構成を示す。こ
のＭＰＥＧデコード回路並列駆動システムは、ＴＳ信号
ＴＳ１１が入力されるマスターのＭＰＥＧデコード回路
１０ａとＴＳ信号ＴＳ１２が入力されるスレーブのＭＰ
ＥＧデコード回路１０ｂと、これらのデコード回路の基
準クロック制御信号を選択するセレクタ１１と、この選
択された制御信号により制御され基準となるクロック信
号を生成しＭＰＥＧデコード回路１０ａ，１０ｂに供給
する基準クロック生成回路１２と、ＭＰＥＧデコード回
路１１ａ，１１ｂの出力を合成する合成回路１３とから
成る。セレクタ１１のクロック周波数は例えば２７ＭＨ
ｚである。
ＰＥＧデコード回路並列駆動システムの構成を示す。こ
のＭＰＥＧデコード回路並列駆動システムは、ＴＳ信号
ＴＳ１１が入力されるマスターのＭＰＥＧデコード回路
１０ａとＴＳ信号ＴＳ１２が入力されるスレーブのＭＰ
ＥＧデコード回路１０ｂと、これらのデコード回路の基
準クロック制御信号を選択するセレクタ１１と、この選
択された制御信号により制御され基準となるクロック信
号を生成しＭＰＥＧデコード回路１０ａ，１０ｂに供給
する基準クロック生成回路１２と、ＭＰＥＧデコード回
路１１ａ，１１ｂの出力を合成する合成回路１３とから
成る。セレクタ１１のクロック周波数は例えば２７ＭＨ
ｚである。
【００１１】マスターのＭＰＥＧデコード回路１１ａ
は、入力されるＴＳ信号ＴＳ１１から基準クロック再現
用のタイムスタンプ情報を抽出するクロック用タイムス
タンプ抽出回路１４ａと、このタイムスタンプ抽出回路
１４ａ出力のタイムスタンプ情報から基準クロック制御
信号を作成し上記セレクタ１２に供給する基準クロック
制御回路１５ａと、デコードを行う開始時刻のタイムス
タンプを抽出するデコード用タイムスタンプ抽出回路１
４ｃと、このデコード用タイムスタンプ抽出回路１４ｃ
出力のタイムスタンプ情報から信号のデコード開始予定
時刻を算出するデコード予定時刻算出回路１６ａと、前
記基準クロックを用いて等間隔の表示時刻を決定する表
示時刻決定回路１７ａと、この表示時刻決定回路１７ａ
にて決定した表示時刻に対し逆算して少なくともデコー
ドを開始しなければならないデコード開始時刻を決定す
るデコード時刻決定回路１８ａと、このデコード時刻決
定回路１８ａ出力のデコード時刻と前記デコード予定時
刻算出回路１６ａ出力のデコード予定時刻とを比較しそ
の画像をデコードするか否かなどの制御を行うデコード
タイミング調整回路１９ａと、ＴＳ信号ＴＳ１１を一時
記憶するバッファ２０ａと、このバッファ２０ａに一時
蓄えられたＴＳ信号ＴＳ１１を上記デコードタイミング
調整回路１９ａの制御の下にデコードするデコーダ２１
ａと、デコードされた画像を一時記憶するフレームメモ
リ２２ａと、上記基準クロック制御回路１５ａ出力の基
準クロック制御信号からスレーブ用のＭＰＥＧデコード
回路１１ｂのタイミング信号を生成するスレーブ制御用
タイミング信号生成回路２３とから成る。
は、入力されるＴＳ信号ＴＳ１１から基準クロック再現
用のタイムスタンプ情報を抽出するクロック用タイムス
タンプ抽出回路１４ａと、このタイムスタンプ抽出回路
１４ａ出力のタイムスタンプ情報から基準クロック制御
信号を作成し上記セレクタ１２に供給する基準クロック
制御回路１５ａと、デコードを行う開始時刻のタイムス
タンプを抽出するデコード用タイムスタンプ抽出回路１
４ｃと、このデコード用タイムスタンプ抽出回路１４ｃ
出力のタイムスタンプ情報から信号のデコード開始予定
時刻を算出するデコード予定時刻算出回路１６ａと、前
記基準クロックを用いて等間隔の表示時刻を決定する表
示時刻決定回路１７ａと、この表示時刻決定回路１７ａ
にて決定した表示時刻に対し逆算して少なくともデコー
ドを開始しなければならないデコード開始時刻を決定す
るデコード時刻決定回路１８ａと、このデコード時刻決
定回路１８ａ出力のデコード時刻と前記デコード予定時
刻算出回路１６ａ出力のデコード予定時刻とを比較しそ
の画像をデコードするか否かなどの制御を行うデコード
タイミング調整回路１９ａと、ＴＳ信号ＴＳ１１を一時
記憶するバッファ２０ａと、このバッファ２０ａに一時
蓄えられたＴＳ信号ＴＳ１１を上記デコードタイミング
調整回路１９ａの制御の下にデコードするデコーダ２１
ａと、デコードされた画像を一時記憶するフレームメモ
リ２２ａと、上記基準クロック制御回路１５ａ出力の基
準クロック制御信号からスレーブ用のＭＰＥＧデコード
回路１１ｂのタイミング信号を生成するスレーブ制御用
タイミング信号生成回路２３とから成る。
【００１２】また、スレーブのＭＰＥＧデコード回路１
１ｂは、スレーブ制御用タイミング信号生成回路がない
以外は、マスターのＭＰＥＧデコード回路１１ａとほぼ
同様な構成を有している。
１ｂは、スレーブ制御用タイミング信号生成回路がない
以外は、マスターのＭＰＥＧデコード回路１１ａとほぼ
同様な構成を有している。
【００１３】即ちこのＭＰＥＧデコード回路１１ｂは、
入力されるＴＳ信号ＴＳ１２から基準クロック再現用の
タイムスタンプ情報を抽出するクロック用タイムスタン
プ抽出回路１４ｂと、このクロック用タイムスタンプ抽
出回路１４ｂ出力のタイムスタンプ情報から基準クロッ
ク制御信号を作成し上記セレクタ１２に供給する基準ク
ロック制御回路１５ｂと、デコードを行う開始時刻のタ
イムスタンプを抽出するデコード用タイムスタンプ抽出
回路１４ｄと、このデコード用タイムスタンプ抽出回路
１４ｄ出力のタイムスタンプ情報から信号のデコード予
定時刻を算出するデコード予定時刻算出回路１６ｂと、
前記基準クロックを用いて等間隔の表示時刻を決定する
表示時刻決定回路１７ｂと、この表示時刻決定回路１７
ｂにて決定した表示時刻に対し逆算して少なくともデコ
ードを開始しなければならないデコード時刻を決定する
デコード時刻決定回路１８ｂと、このデコード時刻決定
回路１８ｂ出力のデコード時刻と前記デコード予定時刻
算出回路１６ｂ出力のデコード予定時刻とを比較しその
画像をデコードするか否かなどの制御を行うデコードタ
イミング調整回路１９ｂと、ＴＳ信号ＴＳ１１を一時記
憶するバッファ２０ｂと、このバッファ２０ｂに一時蓄
えられたＴＳ信号ＴＳ１２を上記デコードタイミング調
整回路１９ｂの制御の下にデコードするデコーダ２１ｂ
と、デコードされた画像を一時記憶するフレームメモリ
２２ｂとから成る。
入力されるＴＳ信号ＴＳ１２から基準クロック再現用の
タイムスタンプ情報を抽出するクロック用タイムスタン
プ抽出回路１４ｂと、このクロック用タイムスタンプ抽
出回路１４ｂ出力のタイムスタンプ情報から基準クロッ
ク制御信号を作成し上記セレクタ１２に供給する基準ク
ロック制御回路１５ｂと、デコードを行う開始時刻のタ
イムスタンプを抽出するデコード用タイムスタンプ抽出
回路１４ｄと、このデコード用タイムスタンプ抽出回路
１４ｄ出力のタイムスタンプ情報から信号のデコード予
定時刻を算出するデコード予定時刻算出回路１６ｂと、
前記基準クロックを用いて等間隔の表示時刻を決定する
表示時刻決定回路１７ｂと、この表示時刻決定回路１７
ｂにて決定した表示時刻に対し逆算して少なくともデコ
ードを開始しなければならないデコード時刻を決定する
デコード時刻決定回路１８ｂと、このデコード時刻決定
回路１８ｂ出力のデコード時刻と前記デコード予定時刻
算出回路１６ｂ出力のデコード予定時刻とを比較しその
画像をデコードするか否かなどの制御を行うデコードタ
イミング調整回路１９ｂと、ＴＳ信号ＴＳ１１を一時記
憶するバッファ２０ｂと、このバッファ２０ｂに一時蓄
えられたＴＳ信号ＴＳ１２を上記デコードタイミング調
整回路１９ｂの制御の下にデコードするデコーダ２１ｂ
と、デコードされた画像を一時記憶するフレームメモリ
２２ｂとから成る。
【００１４】スレーブのＭＰＥＧデコード回路１１ｂの
動作は、マスターのＭＰＥＧデコード回路１１ａのスレ
ーブ制御用タイミング信号生成回路２３出力を受けてマ
スターに合わせて表示時刻を決定する以外は、マスター
のＭＰＥＧデコード回路１１ａの動作と同じである。
動作は、マスターのＭＰＥＧデコード回路１１ａのスレ
ーブ制御用タイミング信号生成回路２３出力を受けてマ
スターに合わせて表示時刻を決定する以外は、マスター
のＭＰＥＧデコード回路１１ａの動作と同じである。
【００１５】まず、セレクタ１１が基準クロック制御回
路１５ａ出力の制御信号を選択する場合について、マス
ターのＭＰＥＧデコード回路１１ａの動作をデコードタ
イミング調整回路１９ａを中心に説明する。
路１５ａ出力の制御信号を選択する場合について、マス
ターのＭＰＥＧデコード回路１１ａの動作をデコードタ
イミング調整回路１９ａを中心に説明する。
【００１６】マスターのＭＰＥＧデコード回路１１ａで
は、入力されたＴＳ信号ＴＳ１１からクロック用タイム
スタンプ抽出回路１４ａにて基準クロック再現用のタイ
ムスタンプ情報を抽出する。そしてこのタイムスタンプ
情報を元にして、基準クロック生成回路１２ではＴＳ信
号送出側、つまりＭＰＥＧエンコーダ側で用いた基準ク
ロックと同一の周波数（２７ＭＨｚ）が再現するように
基準クロック信号の生成制御を行う。
は、入力されたＴＳ信号ＴＳ１１からクロック用タイム
スタンプ抽出回路１４ａにて基準クロック再現用のタイ
ムスタンプ情報を抽出する。そしてこのタイムスタンプ
情報を元にして、基準クロック生成回路１２ではＴＳ信
号送出側、つまりＭＰＥＧエンコーダ側で用いた基準ク
ロックと同一の周波数（２７ＭＨｚ）が再現するように
基準クロック信号の生成制御を行う。
【００１７】デコード予定時刻算出回路１６ａは、デコ
ード用タイムスタンプ抽出回路１４ｃ出力のデコード開
始時刻を示すタイムスタンプ情報を元に、多重された画
像１枚毎のデコード開始予定時刻を算出する。表示時刻
決定回路１７ａでは、上記の再現した基準クロックを用
いて等間隔の表示時刻を決定する。
ード用タイムスタンプ抽出回路１４ｃ出力のデコード開
始時刻を示すタイムスタンプ情報を元に、多重された画
像１枚毎のデコード開始予定時刻を算出する。表示時刻
決定回路１７ａでは、上記の再現した基準クロックを用
いて等間隔の表示時刻を決定する。
【００１８】デコード時刻決定回路１８ａでは、再現し
た基準クロックを用いて、前記表示時刻に画像が出力可
能となるデコード開始時刻を決定する。スレーブ制御用
タイミング信号生成回路２３では、スレーブのＭＰＥＧ
デコード回路１１ｂがＭＰＥＧデコード回路１１ａと同
じ表示開始時刻を実現するために必要なタイミング信号
を生成する。
た基準クロックを用いて、前記表示時刻に画像が出力可
能となるデコード開始時刻を決定する。スレーブ制御用
タイミング信号生成回路２３では、スレーブのＭＰＥＧ
デコード回路１１ｂがＭＰＥＧデコード回路１１ａと同
じ表示開始時刻を実現するために必要なタイミング信号
を生成する。
【００１９】デコードタイミング調整回路１９ａではデ
コード予定時刻算出回路１６ａ出力のデコード開始予定
時刻とデコード時刻決定回路１８ａ出力のデコード開始
時刻の比較を行い、次に述べるようなデコードを行うか
否かの制御を行う。
コード予定時刻算出回路１６ａ出力のデコード開始予定
時刻とデコード時刻決定回路１８ａ出力のデコード開始
時刻の比較を行い、次に述べるようなデコードを行うか
否かの制御を行う。
【００２０】一般に、画像の表示時刻は決まっており、
そのためにデコードを開始しなければならない時刻も各
デコード回路によって定まる。ところが、基準クロック
生成回路１２の周波数と各ＭＰＥＧデコード回路に入っ
てくるＴＳ信号のタイムスタンプから抽出したクロック
の周波数が異なると、上記デコード時刻決定回路１８ａ
出力が示すデコード開始時刻とデコード予定時刻算出回
路が示すデコード開始予定時刻がずれてくる現象が生ず
る。後者の周波数をｆ１とし、前者の周波数をｆ２とす
ると、ｆ１＜ｆ２の場合には実際のデコード開始時刻が
デコード開始予定時刻より早まり、ｆ１＞ｆ２の場合に
は実際のデコード開始時刻がデコード開始予定時刻より
も遅くなる現象が生じる。
そのためにデコードを開始しなければならない時刻も各
デコード回路によって定まる。ところが、基準クロック
生成回路１２の周波数と各ＭＰＥＧデコード回路に入っ
てくるＴＳ信号のタイムスタンプから抽出したクロック
の周波数が異なると、上記デコード時刻決定回路１８ａ
出力が示すデコード開始時刻とデコード予定時刻算出回
路が示すデコード開始予定時刻がずれてくる現象が生ず
る。後者の周波数をｆ１とし、前者の周波数をｆ２とす
ると、ｆ１＜ｆ２の場合には実際のデコード開始時刻が
デコード開始予定時刻より早まり、ｆ１＞ｆ２の場合に
は実際のデコード開始時刻がデコード開始予定時刻より
も遅くなる現象が生じる。
【００２１】図２に、デコードが早まった場合の例を示
す。同図（ａ）はデコードすべき画像を示し、（ｂ）は
デコード予定時刻算出回路１６ａが算出したデコード開
始予定時刻を示し、（ｃ）は実際のデコード開始時刻で
あり、（ｄ）は実際にデコードした画像であり、（ｅ）
は実際に表示される画像を示している。この（ｂ）と
（ｃ）のタイミングを見ると、画像２，３，４とデコー
ド開始時刻のタイミングが早くなっていっていることが
わかる。画像５ではデコード開始予定時刻よりもデコー
ド開始時刻が所定値を越えて早まったので、デコ−ダ２
１ａにおける画像５のデコードを一旦休止し、その後デ
コードを再開して画像５を得て表示している。
す。同図（ａ）はデコードすべき画像を示し、（ｂ）は
デコード予定時刻算出回路１６ａが算出したデコード開
始予定時刻を示し、（ｃ）は実際のデコード開始時刻で
あり、（ｄ）は実際にデコードした画像であり、（ｅ）
は実際に表示される画像を示している。この（ｂ）と
（ｃ）のタイミングを見ると、画像２，３，４とデコー
ド開始時刻のタイミングが早くなっていっていることが
わかる。画像５ではデコード開始予定時刻よりもデコー
ド開始時刻が所定値を越えて早まったので、デコ−ダ２
１ａにおける画像５のデコードを一旦休止し、その後デ
コードを再開して画像５を得て表示している。
【００２２】一方、図３はデコードが遅れてしまった場
合である。同図において（ａ）〜（ｅ）は図２の各時刻
あるいは、画像を示している。この図においては画像
２，３，４，５とデコード開始予定時刻に対してデコー
ド開始時刻が徐々に遅くなっており、画像６のときに所
定値以上遅れてしまっている。このような場合には、画
像６のデコードを中止して、次の画像７のデコードを行
うよう、デコードタイミング調整回路１９ａはデコーダ
２１ａを制御する。このように、一部の画像のデコード
を中止し次の画像をデコードすることによって、デコー
ド開始時刻がデコード開始予定時刻より一定時間以上遅
れてしまうことを防止できる。
合である。同図において（ａ）〜（ｅ）は図２の各時刻
あるいは、画像を示している。この図においては画像
２，３，４，５とデコード開始予定時刻に対してデコー
ド開始時刻が徐々に遅くなっており、画像６のときに所
定値以上遅れてしまっている。このような場合には、画
像６のデコードを中止して、次の画像７のデコードを行
うよう、デコードタイミング調整回路１９ａはデコーダ
２１ａを制御する。このように、一部の画像のデコード
を中止し次の画像をデコードすることによって、デコー
ド開始時刻がデコード開始予定時刻より一定時間以上遅
れてしまうことを防止できる。
【００２３】なお、ＭＰＥＧ画像の符号化は、上述のよ
うに１枚づつ独立しているわけではなく、１つのグルー
プは、１枚づつ独立に画像圧縮したＩピクチャと、前あ
るいは後の画像との比較によって圧縮して得られるＰ，
Ｂピクチャから成り、後者の画像ではＩピクチャを参照
画像として用いることになる。このような参照画像を上
述のようにデコードしないで、飛ばしてしまうと、その
画像に基づく画像もデコードできなくなってしまう。し
たがってスキップする画像はこのような参照画像でない
ことを確認する必要がある。
うに１枚づつ独立しているわけではなく、１つのグルー
プは、１枚づつ独立に画像圧縮したＩピクチャと、前あ
るいは後の画像との比較によって圧縮して得られるＰ，
Ｂピクチャから成り、後者の画像ではＩピクチャを参照
画像として用いることになる。このような参照画像を上
述のようにデコードしないで、飛ばしてしまうと、その
画像に基づく画像もデコードできなくなってしまう。し
たがってスキップする画像はこのような参照画像でない
ことを確認する必要がある。
【００２４】このような場合を図４を用いて説明する。
同図において、（ａ）はデコードすべき画像を示し、各
画像の下部に書いてあるＩ，Ｐ，Ｂはそれらの画像が各
々Ｉピクチャ、Ｐピクチャ、Ｂピクチャであることを示
している。また同図（ｂ）はデコード予定時刻算出回路
１６ａが算出したデコード開始予定時刻を示し、（ｃ）
はデコード開始時刻であり、（ｄ）は実際のデコードし
た画像である。これらの画像の下部のＩ，Ｐ，Ｂは、そ
れらの画像が各々Ｉピクチャ、Ｐピクチャ、Ｂピクチャ
であることを示す。また同図（ｅ）は実際に表示される
画像を示す。
同図において、（ａ）はデコードすべき画像を示し、各
画像の下部に書いてあるＩ，Ｐ，Ｂはそれらの画像が各
々Ｉピクチャ、Ｐピクチャ、Ｂピクチャであることを示
している。また同図（ｂ）はデコード予定時刻算出回路
１６ａが算出したデコード開始予定時刻を示し、（ｃ）
はデコード開始時刻であり、（ｄ）は実際のデコードし
た画像である。これらの画像の下部のＩ，Ｐ，Ｂは、そ
れらの画像が各々Ｉピクチャ、Ｐピクチャ、Ｂピクチャ
であることを示す。また同図（ｅ）は実際に表示される
画像を示す。
【００２５】（ａ）に示した例では、１〜５、６〜９の
画像が各々１つのグループ（ＧＯＰ）とされている。同
図において、画像１，２，３ではデコード開始時刻がデ
コード開始予定時刻に対して徐々に遅れているので、こ
の差が所定値を越えた画像３のデコードのスキップがデ
コードタイミング調整回路１９ａで検討される。この画
像３はＢピクチャであり、他の画像をデコードするとき
参照される画像でないので、画像３はスキップされる。
次に画像４，５，６の画像のところでもデコード時刻が
デコード予定時刻に対して徐々に遅れている。画像６で
その遅れが所定値を越えるが、画像６はＩピクチャであ
り、他の画像７，８，９をデコードするときに参照され
るので、この画像６はスキップされない。次の画像７は
Ｐピクチャであり、この画像もスキップされない。次の
画像８はＢピクチャであり他の画像デコードに際して参
照されない画像であるので、この画像になってデコード
がスキップされることになる。
画像が各々１つのグループ（ＧＯＰ）とされている。同
図において、画像１，２，３ではデコード開始時刻がデ
コード開始予定時刻に対して徐々に遅れているので、こ
の差が所定値を越えた画像３のデコードのスキップがデ
コードタイミング調整回路１９ａで検討される。この画
像３はＢピクチャであり、他の画像をデコードするとき
参照される画像でないので、画像３はスキップされる。
次に画像４，５，６の画像のところでもデコード時刻が
デコード予定時刻に対して徐々に遅れている。画像６で
その遅れが所定値を越えるが、画像６はＩピクチャであ
り、他の画像７，８，９をデコードするときに参照され
るので、この画像６はスキップされない。次の画像７は
Ｐピクチャであり、この画像もスキップされない。次の
画像８はＢピクチャであり他の画像デコードに際して参
照されない画像であるので、この画像になってデコード
がスキップされることになる。
【００２６】上述のようにデコーダ２１ａにおいてデコ
ードされた画像は、フレームメモリ２２ａに書き込ま
れ、表示時刻決定回路１７ａで決定された表示開始時刻
に読み出され、出力表示される。
ードされた画像は、フレームメモリ２２ａに書き込ま
れ、表示時刻決定回路１７ａで決定された表示開始時刻
に読み出され、出力表示される。
【００２７】なお、デコードを休止した場合は図２に示
した如く1つ前の画像を再度表示する。
した如く1つ前の画像を再度表示する。
【００２８】この場合基準クロック生成回路１２はＴＳ
信号ＴＳ１１の基準クロックを再現しているため、表示
時刻決定回路１７ａが採用した表示フレームレートと、
ＴＳ信号ＴＳ１１に多重された画像のフレームレートの
設定が同一であれば、デコード開始予定時刻の間隔と、
表示時刻の間隔は同一となる。したがってデコード開始
予定時刻とデコード開始時刻の時間差はほぼ一定に保た
れるためＴＳ信号ＴＳ１１に含まれる画像は全て正常に
デコードできる。
信号ＴＳ１１の基準クロックを再現しているため、表示
時刻決定回路１７ａが採用した表示フレームレートと、
ＴＳ信号ＴＳ１１に多重された画像のフレームレートの
設定が同一であれば、デコード開始予定時刻の間隔と、
表示時刻の間隔は同一となる。したがってデコード開始
予定時刻とデコード開始時刻の時間差はほぼ一定に保た
れるためＴＳ信号ＴＳ１１に含まれる画像は全て正常に
デコードできる。
【００２９】次に、スレーブ用ＭＰＥＧデコーダ１０ｂ
の動作を説明する。
の動作を説明する。
【００３０】まず入力されたＴＳ信号ＴＳ１２からクロ
ック用タイムスタンプ抽出回路１４ｂにて基準クロック
再現用のタイムスタンプ情報を抽出する。このタイムス
タンプ情報を元に、基準クロック制御回路１５ｂではＴ
Ｓ信号ＴＳ１２送出側、つまりMPEGエンコーダ側で用い
た基準クロックと同一の周波数が再現するように基準ク
ロック生成回路１２の制御を行う。しかし、現在、セレ
クタ１１を介してマスター動作のＭＰＥＧデコーダ１０
ａの制御信号が基準クロック生成回路１２に入力されて
いるため、基準クロック生成回路１２はＴＳ信号ＴＳ１
１の基準クロックを再現しており、このＴＳ信号ＴＳ１
１の基準クロックがスレーブ動作をするＭＰＥＧデコー
ダ１０ｂにも供給される。
ック用タイムスタンプ抽出回路１４ｂにて基準クロック
再現用のタイムスタンプ情報を抽出する。このタイムス
タンプ情報を元に、基準クロック制御回路１５ｂではＴ
Ｓ信号ＴＳ１２送出側、つまりMPEGエンコーダ側で用い
た基準クロックと同一の周波数が再現するように基準ク
ロック生成回路１２の制御を行う。しかし、現在、セレ
クタ１１を介してマスター動作のＭＰＥＧデコーダ１０
ａの制御信号が基準クロック生成回路１２に入力されて
いるため、基準クロック生成回路１２はＴＳ信号ＴＳ１
１の基準クロックを再現しており、このＴＳ信号ＴＳ１
１の基準クロックがスレーブ動作をするＭＰＥＧデコー
ダ１０ｂにも供給される。
【００３１】デコード予定時刻算出回路１６ｂでは、デ
コード用タイムスタンプ抽出回路１４ｄ出力のデコード
用のタイムスタンプ情報を元に、ＴＳ信号ＴＳ１２に多
重された画像１枚毎のデコード開始予定時刻を算出す
る。表示時刻決定回路１７ｂでは、ＴＳ信号ＴＳ１２の
基準クロックとマスター動作のＭＰＥＧデコーダ１０ａ
のスレーブ制御用タイミング信号生成回路２３から入力
されたタイミング制御信号を用いて、等間隔でマスター
動作するＭＰＥＧデコーダ１０ａと同一の表示時刻を決
定する。
コード用タイムスタンプ抽出回路１４ｄ出力のデコード
用のタイムスタンプ情報を元に、ＴＳ信号ＴＳ１２に多
重された画像１枚毎のデコード開始予定時刻を算出す
る。表示時刻決定回路１７ｂでは、ＴＳ信号ＴＳ１２の
基準クロックとマスター動作のＭＰＥＧデコーダ１０ａ
のスレーブ制御用タイミング信号生成回路２３から入力
されたタイミング制御信号を用いて、等間隔でマスター
動作するＭＰＥＧデコーダ１０ａと同一の表示時刻を決
定する。
【００３２】デコード時刻決定回路１８ｂでは、基準ク
ロック生成回路１２出力の基準クロックを用いて前記表
示時刻に画像が出力可能となるデコード開始時刻を決定
する。デコードタイミング調整回路１９ｂでは、前記デ
コード開始予定時刻とデコード開始時刻の比較を行い、
図２に関して上述したように、デコード開始時刻がデコ
ード開始予定時刻よりも所定時間以上先に来てしまった
場合はデコードを休止するようにデコーダ２１ｂを制御
する。
ロック生成回路１２出力の基準クロックを用いて前記表
示時刻に画像が出力可能となるデコード開始時刻を決定
する。デコードタイミング調整回路１９ｂでは、前記デ
コード開始予定時刻とデコード開始時刻の比較を行い、
図２に関して上述したように、デコード開始時刻がデコ
ード開始予定時刻よりも所定時間以上先に来てしまった
場合はデコードを休止するようにデコーダ２１ｂを制御
する。
【００３３】逆に図３に示すようにデコード開始時刻が
デコード開始予定時刻よりも所定時間以上遅れた場合は
次にデコードすべき画像のデコードを行わずに、更に次
の画像のデコードを行うようにデコーダ２１ｂを制御す
る。このように、ある画像のデコードをスキップしてし
まう場合には、その画像が後でデコードを行う画像の参
照画像でないことを確認する必要がある。これも図４に
関して述べた通りである。
デコード開始予定時刻よりも所定時間以上遅れた場合は
次にデコードすべき画像のデコードを行わずに、更に次
の画像のデコードを行うようにデコーダ２１ｂを制御す
る。このように、ある画像のデコードをスキップしてし
まう場合には、その画像が後でデコードを行う画像の参
照画像でないことを確認する必要がある。これも図４に
関して述べた通りである。
【００３４】前述の如くデコードされた画像は、フレー
ムメモリ２２ｂに書き込まれ、表示時刻決定回路１７ｂ
において決定された表示開始時刻に、読み出され出力さ
れる。デコードを休止した場合には図２（ｅ）の画像４
に示した如く1つ前の画像を再度表示する。
ムメモリ２２ｂに書き込まれ、表示時刻決定回路１７ｂ
において決定された表示開始時刻に、読み出され出力さ
れる。デコードを休止した場合には図２（ｅ）の画像４
に示した如く1つ前の画像を再度表示する。
【００３５】スレーブのＭＰＥＧデコーダ１０ｂでは、
入力されたＴＳ信号ＴＳ１２の基準クロックと基準クロ
ック生成回路１２から供給されるクロックの周波数が微
妙に異なるため、表示時刻決定回路１７ｂが採用した表
示フレームレートと、ＴＳ信号ＴＳ１２に多重された画
像のフレームレートの設定が同一であっても、デコード
予定時刻の間隔と表示開始時刻の間隔は同一にはならず
刻々と変化する。このためＴＳ信号ＴＳ１２に含まれる
画像のデコードでは休止やスキップが生じる。しかし、
動作クロック、表示開始時刻はマスターのＭＰＥＧデコ
ーダ１０ａと全く同じであるため、フレームメモリ２２
ｂから読み出された画像とマスターのＭＰＥＧデコーダ
１０ａのフレームメモリ２２ａから読み出された画像
は、完全に同期している。
入力されたＴＳ信号ＴＳ１２の基準クロックと基準クロ
ック生成回路１２から供給されるクロックの周波数が微
妙に異なるため、表示時刻決定回路１７ｂが採用した表
示フレームレートと、ＴＳ信号ＴＳ１２に多重された画
像のフレームレートの設定が同一であっても、デコード
予定時刻の間隔と表示開始時刻の間隔は同一にはならず
刻々と変化する。このためＴＳ信号ＴＳ１２に含まれる
画像のデコードでは休止やスキップが生じる。しかし、
動作クロック、表示開始時刻はマスターのＭＰＥＧデコ
ーダ１０ａと全く同じであるため、フレームメモリ２２
ｂから読み出された画像とマスターのＭＰＥＧデコーダ
１０ａのフレームメモリ２２ａから読み出された画像
は、完全に同期している。
【００３６】次に、セレクタ１１がスレーブ動作のＭＰ
ＥＧデコーダ１０ｂの制御信号を選択して基準クロック
生成回路１２に出力している場合について説明する。
ＥＧデコーダ１０ｂの制御信号を選択して基準クロック
生成回路１２に出力している場合について説明する。
【００３７】マスター動作のＭＰＥＧデコーダ１０ａで
は、入力されたＴＳ信号ＴＳ１１からクロック用タイム
スタンプ抽出回路１４ａにて基準クロック再現用のタイ
ムスタンプ情報を抽出する。このタイムスタンプ情報を
元に、基準クロック制御回路１５ａではＴＳ送出側、つ
まりMPEGエンコーダ側で用いた基準クロックと同一の周
波数が再現するように基準クロック生成回路１２の制御
を行う。
は、入力されたＴＳ信号ＴＳ１１からクロック用タイム
スタンプ抽出回路１４ａにて基準クロック再現用のタイ
ムスタンプ情報を抽出する。このタイムスタンプ情報を
元に、基準クロック制御回路１５ａではＴＳ送出側、つ
まりMPEGエンコーダ側で用いた基準クロックと同一の周
波数が再現するように基準クロック生成回路１２の制御
を行う。
【００３８】しかし、セレクタ１１がスレーブのＭＰＥ
Ｇデコーダ１０ｂの制御信号を選択して基準クロック生
成回路１２に出力しているため、この基準クロック生成
回路１２はＴＳ信号ＴＳ１２の基準クロックを再現し、
このＴＳ１２の基準クロックがマスター動作のＭＰＥＧ
デコーダ１０ａにも供給される。
Ｇデコーダ１０ｂの制御信号を選択して基準クロック生
成回路１２に出力しているため、この基準クロック生成
回路１２はＴＳ信号ＴＳ１２の基準クロックを再現し、
このＴＳ１２の基準クロックがマスター動作のＭＰＥＧ
デコーダ１０ａにも供給される。
【００３９】デコード予定時刻算出回路１６ａでは、デ
コード時刻を示すタイムスタンプ情報を元にＴＳ信号に
多重された画像１枚毎のデコード開始予定時刻を算出す
る。表示時刻決定回路１７ａでは、ＴＳ１２の基準クロ
ックを用いて等間隔の表示時刻を決定する。デコード時
刻決定回路１８ａでは、ＴＳ１２の基準クロックを用い
て前記表示時刻に画像が出力可能となるデコード開始時
刻を決定する。スレーブ制御用タイミング信号生成回路
２３では、スレーブ動作をするＭＰＥＧデコーダ１０ｂ
がＭＰＥＧデコーダ１０ａと同じ表示開始時刻を実現す
るために必要なタイミング信号を生成する。
コード時刻を示すタイムスタンプ情報を元にＴＳ信号に
多重された画像１枚毎のデコード開始予定時刻を算出す
る。表示時刻決定回路１７ａでは、ＴＳ１２の基準クロ
ックを用いて等間隔の表示時刻を決定する。デコード時
刻決定回路１８ａでは、ＴＳ１２の基準クロックを用い
て前記表示時刻に画像が出力可能となるデコード開始時
刻を決定する。スレーブ制御用タイミング信号生成回路
２３では、スレーブ動作をするＭＰＥＧデコーダ１０ｂ
がＭＰＥＧデコーダ１０ａと同じ表示開始時刻を実現す
るために必要なタイミング信号を生成する。
【００４０】デコードタイミング調整回路１９ａでは前
記デコード開始予定時刻と前記デコード開始時刻の比較
を行い、図２及び図３を用いて説明したように、デコー
ド開始時刻がデコード開始予定時刻よりも所定時間以上
先に来てしまった場合はデコードを休止し、逆にデコー
ド開始時刻がデコード開始予定時刻よりも所定時間以上
遅れた場合は次にデコードすべき画像のデコードを行わ
ず、更に次の画像のデコードを行うようにデコーダ２１
ａを制御する。また図４を用いて説明したように、ある
画像のデコードをスキップしてしまう場合には、その画
像が後でデコードを行う画像の参照画像でないことを確
認する必要がある。
記デコード開始予定時刻と前記デコード開始時刻の比較
を行い、図２及び図３を用いて説明したように、デコー
ド開始時刻がデコード開始予定時刻よりも所定時間以上
先に来てしまった場合はデコードを休止し、逆にデコー
ド開始時刻がデコード開始予定時刻よりも所定時間以上
遅れた場合は次にデコードすべき画像のデコードを行わ
ず、更に次の画像のデコードを行うようにデコーダ２１
ａを制御する。また図４を用いて説明したように、ある
画像のデコードをスキップしてしまう場合には、その画
像が後でデコードを行う画像の参照画像でないことを確
認する必要がある。
【００４１】前述の如くデコードされた画像は、フレー
ムメモリ２２ａに書き込まれ、表示時刻決定回路１７ａ
で決定された表示開始時刻に読み出され出力される。デ
コードを休止したところでは、図２（ｅ）に示した如く
1つ前の画像を再度表示する。
ムメモリ２２ａに書き込まれ、表示時刻決定回路１７ａ
で決定された表示開始時刻に読み出され出力される。デ
コードを休止したところでは、図２（ｅ）に示した如く
1つ前の画像を再度表示する。
【００４２】マスター動作するＭＰＥＧデコーダ１０ａ
では、入力されたＴＳ信号ＴＳ１１の基準クロックと基
準クロック生成回路１２から供給されるクロックの周波
数が微妙に異なるため、表示時刻決定回路１７ａが採用
した表示フレームレートと、ＴＳ信号ＴＳ１１に多重さ
れた画像のフレームレートの設定が同一であっても、デ
コード予定時刻の間隔と表示開始時刻の間隔は同一には
ならず刻々と変化する。このためＴＳ１１に含まれる画
像のデコードでは休止やスキップが生じる。しかし、動
作クロック及び表示開始時刻はスレーブ動作のＭＰＥＧ
デコーダ１０ｂと全く同じであるため、フレームメモリ
２２ａから読み出された画像とスレーブ動作ＭＰＥＧデ
コーダ１０ｂのフレームメモリ２２ｂから読み出された
画像は完全に同期する。
では、入力されたＴＳ信号ＴＳ１１の基準クロックと基
準クロック生成回路１２から供給されるクロックの周波
数が微妙に異なるため、表示時刻決定回路１７ａが採用
した表示フレームレートと、ＴＳ信号ＴＳ１１に多重さ
れた画像のフレームレートの設定が同一であっても、デ
コード予定時刻の間隔と表示開始時刻の間隔は同一には
ならず刻々と変化する。このためＴＳ１１に含まれる画
像のデコードでは休止やスキップが生じる。しかし、動
作クロック及び表示開始時刻はスレーブ動作のＭＰＥＧ
デコーダ１０ｂと全く同じであるため、フレームメモリ
２２ａから読み出された画像とスレーブ動作ＭＰＥＧデ
コーダ１０ｂのフレームメモリ２２ｂから読み出された
画像は完全に同期する。
【００４３】次にスレーブ動作のMPEGデコーダ１０ｂの
動作を説明する。まず入力されたＴＳ信号ＴＳ１２から
クロック用タイムスタンプ抽出回路１４ｂにて基準クロ
ック再現用タイムスタンプ情報を抽出する。このタイム
スタンプ情報を元に、基準クロック制御回路１５ｂでは
ＴＳ信号送出側、つまりMPEGエンコーダ側で用いた基準
クロックと同一の周波数が再現するように基準クロック
生成回路１３の制御を行う。デコード予定時刻算出回路
１６ｂでは、デコード用タイムスタンプ抽出回路１４ｄ
出力のデコード時刻を示すタイムスタンプ情報を元にＴ
Ｓ信号に多重された画像１枚毎のデコード開始予定時刻
を算出する。
動作を説明する。まず入力されたＴＳ信号ＴＳ１２から
クロック用タイムスタンプ抽出回路１４ｂにて基準クロ
ック再現用タイムスタンプ情報を抽出する。このタイム
スタンプ情報を元に、基準クロック制御回路１５ｂでは
ＴＳ信号送出側、つまりMPEGエンコーダ側で用いた基準
クロックと同一の周波数が再現するように基準クロック
生成回路１３の制御を行う。デコード予定時刻算出回路
１６ｂでは、デコード用タイムスタンプ抽出回路１４ｄ
出力のデコード時刻を示すタイムスタンプ情報を元にＴ
Ｓ信号に多重された画像１枚毎のデコード開始予定時刻
を算出する。
【００４４】表示時刻決定回路１７ｂでは、ＴＳ１２の
基準クロックとマスター動作ＭＰＥＧデコーダ１０ａの
スレーブ制御用タイミング信号生成回路２３から入力さ
れたタイミング制御信号を用いて、等間隔でマスター動
作MPEGデコーダ13と同一の表示時刻を決定する。
基準クロックとマスター動作ＭＰＥＧデコーダ１０ａの
スレーブ制御用タイミング信号生成回路２３から入力さ
れたタイミング制御信号を用いて、等間隔でマスター動
作MPEGデコーダ13と同一の表示時刻を決定する。
【００４５】デコード時刻決定回路１８ｂでは、ＴＳ１
２の基準クロックを用いて前記表示時刻に画像が出力可
能となるデコード開始時刻を決定する。デコードタイミ
ング調整回路１９ｂでは、これらのデコード開始予定時
刻とデコード開始時刻の比較を行い、図２乃至図４によ
り説明したように、デコード開始時刻とデコード開始予
定時刻を比較し、デコーダ２１ｂにおけるデコードの制
御を行う。
２の基準クロックを用いて前記表示時刻に画像が出力可
能となるデコード開始時刻を決定する。デコードタイミ
ング調整回路１９ｂでは、これらのデコード開始予定時
刻とデコード開始時刻の比較を行い、図２乃至図４によ
り説明したように、デコード開始時刻とデコード開始予
定時刻を比較し、デコーダ２１ｂにおけるデコードの制
御を行う。
【００４６】デコーダ２１ｂにてデコードされた画像
は、フレームメモリ２２ｂに書き込まれ、表示時刻決定
回路１７ｂで決定された表示開始時刻に、読み出され出
力表示される。
は、フレームメモリ２２ｂに書き込まれ、表示時刻決定
回路１７ｂで決定された表示開始時刻に、読み出され出
力表示される。
【００４７】この場合、基準クロック生成回路１２はＴ
Ｓ信号ＴＳ１２の基準クロックを再現しているため、マ
スターのＭＰＥＧデコーダ１０ａの表示時刻決定１７ａ
が採用した表示フレームレートと、ＴＳ信号ＴＳ１２に
多重された画像のフレームレートの設定が同一であれ
ば、スレーブのＭＰＥＧデコーダ１０ｂにおいても、デ
コード開始予定時刻の間隔と表示時刻の間隔は同一とな
る。したがってデコード開始予定時刻とデコード開始時
刻の誤差はほぼ一定に保たれTS27に含まれる画像は全て
正常にデコードできる。合成回路１３においては両画像
が同期して再生される。
Ｓ信号ＴＳ１２の基準クロックを再現しているため、マ
スターのＭＰＥＧデコーダ１０ａの表示時刻決定１７ａ
が採用した表示フレームレートと、ＴＳ信号ＴＳ１２に
多重された画像のフレームレートの設定が同一であれ
ば、スレーブのＭＰＥＧデコーダ１０ｂにおいても、デ
コード開始予定時刻の間隔と表示時刻の間隔は同一とな
る。したがってデコード開始予定時刻とデコード開始時
刻の誤差はほぼ一定に保たれTS27に含まれる画像は全て
正常にデコードできる。合成回路１３においては両画像
が同期して再生される。
【００４８】上記図１に示したＭＰＥＧデコード回路並
列システムでは、マスター及びスレーブのＭＰＥＧデコ
ード回路が各々１個の場合であったが、スレーブのＭＰ
ＥＧデコード回路は複数あってもよい。また、上述の構
成ではスレーブ制御用タイミング生成回路はマスターの
ＭＰＥＧデコード回路に備えていたが、この回路はどこ
にあってもよく、スレーブのＭＰＥＧデコード回路にも
内蔵させ、そのうちの１個を用いるようにすることもで
きる。マスターもスレーブも、スレーブ制御用タイミン
グ生成回路を有するようにすれば同じ構成のＭＰＥＧデ
コード回路を用いることができる。
列システムでは、マスター及びスレーブのＭＰＥＧデコ
ード回路が各々１個の場合であったが、スレーブのＭＰ
ＥＧデコード回路は複数あってもよい。また、上述の構
成ではスレーブ制御用タイミング生成回路はマスターの
ＭＰＥＧデコード回路に備えていたが、この回路はどこ
にあってもよく、スレーブのＭＰＥＧデコード回路にも
内蔵させ、そのうちの１個を用いるようにすることもで
きる。マスターもスレーブも、スレーブ制御用タイミン
グ生成回路を有するようにすれば同じ構成のＭＰＥＧデ
コード回路を用いることができる。
【００４９】ところで上述の実施態様では、基準クロッ
ク生成回路１２に入れられるクロックをセレクタ１１に
より選択するようにしていた。しかし、各ＭＰＥＧデコ
ード回路内の基準クロック制御回路の出力端子に出力を
オン、オフする回路を設けるようにすることもできる。
ク生成回路１２に入れられるクロックをセレクタ１１に
より選択するようにしていた。しかし、各ＭＰＥＧデコ
ード回路内の基準クロック制御回路の出力端子に出力を
オン、オフする回路を設けるようにすることもできる。
【００５０】この種の本発明の実施態様の構成を図５に
示す。図５において図１の構成の部品に対応するもの
は、末尾を同じくし１０番台を４０番台に、２０番台を
５０番台に変えて示した。この構成において、マスター
のＭＰＥＧデコード回路４０ａスレーブのＭＰＥＧデコ
ード回路４０ｂの各々に、基準クロック制御回路４５
ａ，４５ｂの出力を外部に出すか否かを制御する切替回
路５４ａ，５４ｂを有する点が図１の構成と異なってい
る。
示す。図５において図１の構成の部品に対応するもの
は、末尾を同じくし１０番台を４０番台に、２０番台を
５０番台に変えて示した。この構成において、マスター
のＭＰＥＧデコード回路４０ａスレーブのＭＰＥＧデコ
ード回路４０ｂの各々に、基準クロック制御回路４５
ａ，４５ｂの出力を外部に出すか否かを制御する切替回
路５４ａ，５４ｂを有する点が図１の構成と異なってい
る。
【００５１】これらの切替回路５４ａ，５４ｂは基準ク
ロック生成回路４２に並列に入力されており、出力をイ
ネーブル状態にするか、高インピーダンスにするか切り
替えられる。出力をイネーブル状態にすると、そのＭＰ
ＥＧデコード回路の基準クロック制御回路の出力が基準
クロック生成回路４２に入力されることになり、出力を
高インピーダンスにするとそのＭＰＥＧデコード回路の
基準クロック制御回路の出力が出力されないことにな
る。
ロック生成回路４２に並列に入力されており、出力をイ
ネーブル状態にするか、高インピーダンスにするか切り
替えられる。出力をイネーブル状態にすると、そのＭＰ
ＥＧデコード回路の基準クロック制御回路の出力が基準
クロック生成回路４２に入力されることになり、出力を
高インピーダンスにするとそのＭＰＥＧデコード回路の
基準クロック制御回路の出力が出力されないことにな
る。
【００５２】例えば、ＴＳ信号ＴＳ４１の基準クロック
を基準クロック生成回路４２に再現させる場合、マスタ
ー動作をするＭＰＥＧデコード回路４０ａの切替回路５
４ａをイネーブル状態にセットし、スレーブ動作をする
ＭＰＥＧデコード回路４０ｂの切替回路５４ｂを高イン
ピーダンス状態にセットする。
を基準クロック生成回路４２に再現させる場合、マスタ
ー動作をするＭＰＥＧデコード回路４０ａの切替回路５
４ａをイネーブル状態にセットし、スレーブ動作をする
ＭＰＥＧデコード回路４０ｂの切替回路５４ｂを高イン
ピーダンス状態にセットする。
【００５３】逆に、ＴＳ信号ＴＳ４２の基準クロックを
基準クロック生成回路４２に再現させる場合は、マスタ
ー動作のＭＰＥＧデコード回路４０ａの切替回路５４ａ
を高インピーダンス状態にセットし、スレーブ動作のＭ
ＰＥＧデコード回路４０ｂの切替回路５４ｂをイネーブ
ル状態にセットする。このように制御することにより、
図１の実施態様においてセレクタで出力をセレクトする
のと同じ効果が得られる。
基準クロック生成回路４２に再現させる場合は、マスタ
ー動作のＭＰＥＧデコード回路４０ａの切替回路５４ａ
を高インピーダンス状態にセットし、スレーブ動作のＭ
ＰＥＧデコード回路４０ｂの切替回路５４ｂをイネーブ
ル状態にセットする。このように制御することにより、
図１の実施態様においてセレクタで出力をセレクトする
のと同じ効果が得られる。
【００５４】図５の実施態様の場合も、スレーブ動作を
するＭＰＥＧデコード回路を１個にするだけでなく複数
のスレーブのＭＰＥＧデコード回路を接続することがで
き、その場合にはどれか１つのＭＰＥＧデコード回路の
切替回路をイネーブル状態とし他のＭＰＥＧデコード回
路の切替回路を高インピーダンスにすればよい。図５に
示した実施態様では各ＭＰＥＧデコード回路の中に出力
を選択する回路が入っており、図１のセレクタ１１のよ
うに外部に回路を設ける必要がない利点がある。図５の
実施態様でも、スレーブ制御用タイミング信号生成回路
はどこかに１つあればよい。
するＭＰＥＧデコード回路を１個にするだけでなく複数
のスレーブのＭＰＥＧデコード回路を接続することがで
き、その場合にはどれか１つのＭＰＥＧデコード回路の
切替回路をイネーブル状態とし他のＭＰＥＧデコード回
路の切替回路を高インピーダンスにすればよい。図５に
示した実施態様では各ＭＰＥＧデコード回路の中に出力
を選択する回路が入っており、図１のセレクタ１１のよ
うに外部に回路を設ける必要がない利点がある。図５の
実施態様でも、スレーブ制御用タイミング信号生成回路
はどこかに１つあればよい。
【００５５】
【発明の効果】本発明においては、表示時刻を１つのＭ
ＰＥＧデコード回路から他のＭＰＥＧデコード回路に知
らせこれに合わせて各画像を表示するようにしているの
で、従来のように各画像の表示を同期させるためのフレ
ームシンクロ回路のような回路は不要となり、廉価なＭ
ＰＥＧデコード回路並列駆動システムが得られる利点が
ある。
ＰＥＧデコード回路から他のＭＰＥＧデコード回路に知
らせこれに合わせて各画像を表示するようにしているの
で、従来のように各画像の表示を同期させるためのフレ
ームシンクロ回路のような回路は不要となり、廉価なＭ
ＰＥＧデコード回路並列駆動システムが得られる利点が
ある。
【図１】本発明の１実施形態の構成を示す図。
【図２】図１の構成において、デコード開始時刻がデコ
ード開始予定時刻より早まった場合のデコード処理の様
子を説明するための図。
ード開始予定時刻より早まった場合のデコード処理の様
子を説明するための図。
【図３】図１の構成において、デコード開始時刻がデコ
ード開始予定時刻より遅れた場合のデコード処理の様子
を説明するための図。
ード開始予定時刻より遅れた場合のデコード処理の様子
を説明するための図。
【図４】図１の構成において、デコード開始時刻がデコ
ード開始予定時刻より遅れた場合の参照画像のデコード
処理の様子を説明するための図。
ード開始予定時刻より遅れた場合の参照画像のデコード
処理の様子を説明するための図。
【図５】本発明の他の実施形態の構成を示す図。
【図６】従来、複数のＭＰＥＧデコード回路により合成
画像を得るために考えられる並列駆動システムの構成を
示す図。
画像を得るために考えられる並列駆動システムの構成を
示す図。
１０ａ，１０ｂ・・・ＭＰＥＧデコーダ回路、１１・・
・セレクタ、１２・・・基準クロック生成回路、１３・
・・合成回路、１４ａ，１４ｂ・・・クロック用タイム
スタンプ抽出回路、１４ｃ，１４ｄ・・・デコード用タ
イムスタンプ抽出回路、１５ａ，１５ｂ・・・基準クロ
ック制御回路、１６ａ，１６ｂ・・・デコード予定時刻
算出回路、１７ａ，１７ｂ・・・表示時刻決定回路、１
８ａ，１８ｂ・・・デコード時刻決定回路、１９ａ，１
９ｂ・・・デコードタイミング調整回路、２１ａ，２１
ｂ・・・デコーダ、２２ａ，２２ｂ・・・フレームメモ
リＴＳ１１，ＴＳ１２・・・・トランスポートストリー
ム（ＴＳ）信号
・セレクタ、１２・・・基準クロック生成回路、１３・
・・合成回路、１４ａ，１４ｂ・・・クロック用タイム
スタンプ抽出回路、１４ｃ，１４ｄ・・・デコード用タ
イムスタンプ抽出回路、１５ａ，１５ｂ・・・基準クロ
ック制御回路、１６ａ，１６ｂ・・・デコード予定時刻
算出回路、１７ａ，１７ｂ・・・表示時刻決定回路、１
８ａ，１８ｂ・・・デコード時刻決定回路、１９ａ，１
９ｂ・・・デコードタイミング調整回路、２１ａ，２１
ｂ・・・デコーダ、２２ａ，２２ｂ・・・フレームメモ
リＴＳ１１，ＴＳ１２・・・・トランスポートストリー
ム（ＴＳ）信号
Claims (4)
- 【請求項１】 基準となるクロック信号を生成する基準
クロック生成回路と、入力されたトランスポートストリ
ーム信号から画像を再生すると共にそのトランスポート
ストリーム信号からタイムスタンプ情報を抽出しこれを
基に前記基準クロック生成回路の出力を制御する基準ク
ロック制御信号を出力する複数のＭＰＥＧデコード回路
と、 これらのＭＰＥＧデコード回路により出力された基準ク
ロック制御信号から１つの基準クロック制御信号を選択
する制御信号選択手段と、 この制御信号選択手段により選択された基準クロック制
御信号を前記基準クロック生成回路に供給する手段と、 前記基準クロック生成回路の出力を前記ＭＰＥＧデコー
ド回路に供給する基準クロック供給手段と、 前記ＭＰＥＧデコード回路の出力画像を合成する画像合
成手段とを備えて成るＭＰＥＧデコーダ回路並列駆動シ
ステムにおいて、 前記ＭＰＥＧデコード回路は、前記トランスポートスト
リーム信号をデコードするデコーダと、 このデコーダによりデコードされた画像を記憶するフレ
ームメモリと、 このフレームメモリに記憶された画像を表示する時刻を
決定する表示時刻決定手段と、 この表示時刻決定手段により決定された表示時刻から遡
って得られたデコード開始時刻を、前記トランスポート
ストリーム信号より抽出して得られたタイムスタンプ情
報から算出したデコード開始予定時刻と比較して前記デ
コード開始時刻が前記デコード開始予定時刻より所定時
間を超えて遅くなったとき、該当する画像が他の画像の
デコードの際に必要な参照画像でないことを確認してそ
の画像のデコードを中止して次の画像のデコードを行う
よう前記デコーダを制御するデコーダ制御手段とを有
し、 前記複数のＭＰＥＧデコード回路のいずれか１つのＭＰ
ＥＧデコード回路から他のＭＰＥＧデコード回路に前記
表示時刻を知らせることを特徴とするＭＰＥＧデコード
回路並列駆動システム。 - 【請求項２】 基準となるクロック信号を生成する基準
クロック生成回路と、入力されたトランスポートストリ
ーム信号から画像を再生すると共にそのトランスポート
ストリーム信号からタイムスタンプ情報を抽出しこれを
基に前記基準クロック生成回路の出力を制御する基準ク
ロック制御信号を生成する複数のＭＰＥＧデコード回路
と、 これらのＭＰＥＧデコード回路に前記基準クロック生成
回路の出力を供給する基準クロック供給手段と、 前記ＭＰＥＧデコード回路の出力画像を合成する画像合
成手段とを備えて成るＭＰＥＧデコーダ回路並列駆動シ
ステムにおいて、 前記ＭＰＥＧデコード回路は、前記基準クロック制御信
号を前記基準クロック生成回路に出力するか否か切り換
える切替回路と、 前記トランスポートストリーム信号をデコードするデコ
ーダと、 このデコーダによりデコードされた画像を記憶するフレ
ームメモリと、 このフレームメモリに記憶された画像を表示する時刻を
決定する表示時刻決定手段と、 この表示時刻決定手段により決定された表示時刻から遡
って得られたデコード開始時刻を、前記トランスポート
ストリーム信号より抽出して得られたタイムスタンプ情
報から算出したデコード開始予定時刻と比較して前記デ
コード開始時刻が前記デコード開始予定時刻より所定時
間を超えて遅くなったとき、該当する画像が他の画像の
デコードの際に必要な参照画像でないことを確認してそ
の画像のデコードを中止して次の画像のデコードを行う
よう前記デコーダを制御するデコーダ制御手段とを有
し、 前記複数のＭＰＥＧデコード回路のいずれか１つのＭＰ
ＥＧデコード回路から他のＭＰＥＧデコード回路に前記
表示時刻を知らせることを特徴とするＭＰＥＧデコード
回路並列駆動システム。 - 【請求項３】 基準となるクロック信号を生成する基準
クロック生成回路と、 入力されたトランスポートストリーム信号から画像を再
生すると共にそのトランスポートストリーム信号からタ
イムスタンプ情報を抽出しこれを基に前記基準クロック
生成回路の出力を制御する基準クロック制御信号を出力
する複数のＭＰＥＧデコード回路と、 これらのＭＰＥＧデコード回路により出力された基準ク
ロック制御信号から１つの基準クロック制御信号を選択
する制御信号選択手段と、 この制御信号選択手段により選択された基準クロック制
御信号を前記基準クロック生成回路に供給する手段と、 前記基準クロック生成回路の出力を前記ＭＰＥＧデコー
ド回路に供給する基準クロック供給手段と、 前記ＭＰＥＧデコード回路の出力画像を合成する画像合
成手段とを備えて成るＭＰＥＧデコーダ回路並列駆動シ
ステムにおいて、 前記ＭＰＥＧデコード回路は、前記トランスポートスト
リーム信号をデコードするデコーダと、 このデコーダによりデコードされた画像を記憶するフレ
ームメモリと、 このフレームメモリに記憶された画像を表示する時刻を
決定する表示時刻決定手段と、 この表示時刻決定手段により決定された表示時刻から遡
って得られたデコード開始時刻を、前記トランスポート
ストリーム信号より抽出して得られたタイムスタンプ情
報から算出したデコード開始予定時刻と比較して前記デ
コード開始時刻が前記デコード開始予定時刻より所定時
間を超えて早くなったとき、画像のデコードを一旦休止
するよう前記デコーダを制御するデコーダ制御手段とを
有し、 前記複数のＭＰＥＧデコード回路のいずれか１つのＭＰ
ＥＧデコード回路から他のＭＰＥＧデコード回路に前記
表示時刻を知らせることを特徴とするＭＰＥＧデコード
回路並列駆動システム。 - 【請求項４】 基準となるクロック信号を生成する基準
クロック生成回路と、入力されたトランスポートストリ
ーム信号から画像を再生すると共にそのトランスポート
ストリーム信号からタイムスタンプ情報を抽出しこれを
基に前記基準クロック生成回路の出力を制御する基準ク
ロック制御信号を生成する複数のＭＰＥＧデコード回路
と、 これらのＭＰＥＧデコード回路に前記基準クロック生成
回路の出力を供給する基準クロック供給手段と、 前記ＭＰＥＧデコード回路の出力画像を合成する画像合
成手段とを備えて成るＭＰＥＧデコーダ回路並列駆動シ
ステムにおいて、 前記ＭＰＥＧデコード回路は、前記基準クロック制御信
号を前記基準クロック生成回路に出力するか否か切り換
える切替回路と、 前記トランスポートストリーム信号をデコードするデコ
ーダと、 このデコーダによりデコードされた画像を記憶するフレ
ームメモリと、 このフレームメモリに記憶された画像を表示する時刻を
決定する表示時刻決定手段と、 この表示時刻決定手段により決定された表示時刻から遡
って得られたデコード開始時刻を、前記トランスポート
ストリーム信号より抽出して得られたタイムスタンプ情
報から算出したデコード開始予定時刻と比較して前記デ
コード開始時刻が前記デコード開始予定時刻より所定時
間を超えて早くなったとき、画像のデコードを一旦休止
するよう前記デコーダを制御するデコーダ制御手段とを
有し、 前記複数のＭＰＥＧデコード回路のいずれか１つのＭＰ
ＥＧデコード回路から他のＭＰＥＧデコード回路に前記
表示時刻を知らせることを特徴とするＭＰＥＧデコード
回路並列駆動システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37099599A JP2001186529A (ja) | 1999-12-27 | 1999-12-27 | Ｍｐｅｇデコード回路並列駆動システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37099599A JP2001186529A (ja) | 1999-12-27 | 1999-12-27 | Ｍｐｅｇデコード回路並列駆動システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001186529A true JP2001186529A (ja) | 2001-07-06 |
Family
ID=18497958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37099599A Pending JP2001186529A (ja) | 1999-12-27 | 1999-12-27 | Ｍｐｅｇデコード回路並列駆動システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001186529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022475A (ja) * | 2006-07-14 | 2008-01-31 | Sony Corp | 再生装置および再生方法、並びにプログラム |
| JP2011022460A (ja) * | 2009-07-17 | 2011-02-03 | Nec Corp | 画像表示装置、画像表示方法および画像表示システム |
| JP2015127737A (ja) * | 2013-12-27 | 2015-07-09 | 株式会社メガチップス | 画像処理装置 |
-
1999
- 1999-12-27 JP JP37099599A patent/JP2001186529A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022475A (ja) * | 2006-07-14 | 2008-01-31 | Sony Corp | 再生装置および再生方法、並びにプログラム |
| EP2043370A1 (en) * | 2006-07-14 | 2009-04-01 | Sony Corporation | Reproduction device, reproduction method, and program |
| EP2043370A4 (en) * | 2006-07-14 | 2012-08-01 | Sony Corp | REPRODUCTION DEVICE, REPRODUCTION METHOD, AND PROGRAM |
| KR101375489B1 (ko) * | 2006-07-14 | 2014-03-19 | 소니 주식회사 | 재생 장치, 재생 방법, 및 기록 매체 |
| JP2011022460A (ja) * | 2009-07-17 | 2011-02-03 | Nec Corp | 画像表示装置、画像表示方法および画像表示システム |
| JP2015127737A (ja) * | 2013-12-27 | 2015-07-09 | 株式会社メガチップス | 画像処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7453522B2 (en) | Video data processing apparatus | |
| JP3215087B2 (ja) | オーディオとビデオの同期方法及びデジタルビデオプロセッサ | |
| JP3698376B2 (ja) | 同期再生装置 | |
| US6859612B2 (en) | Decoder and reproducing unit | |
| US6862044B2 (en) | Digital broadcast receiving apparatus for restoring and synchronizing sound and image data and control method thereof | |
| US8620134B2 (en) | Video and audio reproducing apparatus and video and audio reproducing method for reproducing video images and sound based on video and audio streams | |
| US7865021B2 (en) | Compressed stream decoding apparatus and method | |
| JPH07212766A (ja) | 動画像圧縮データ切り換え装置 | |
| US20040264577A1 (en) | Apparatus and method for controlling the synchronization of a video transport stream | |
| WO2000060872A1 (fr) | Procede et dispositif de decodage continu de flux video comprenant des sequences de donnees ayant des frequences de trame differentes | |
| KR100629097B1 (ko) | 정보 신호 디코딩 방법 및 장치 | |
| JPH10283715A (ja) | デジタル・ビデオ・ディスクにおけるサブ・ピクチャ・ユニットの高速再生システム及び方法 | |
| JP2004173118A (ja) | 音声画像多重化データ生成装置と再生装置および動画像復号化装置 | |
| KR100619041B1 (ko) | 비디오 동기화 장치 및 비디오 동기화 방법 | |
| JP2007013714A (ja) | 情報再生装置及び情報再生方法 | |
| JP2001186529A (ja) | Ｍｐｅｇデコード回路並列駆動システム | |
| JP2005346781A (ja) | デジタル情報再生装置及び方法 | |
| JPH08331511A (ja) | 動画像再生装置及び動画像再生処理回路 | |
| JP2006148679A (ja) | データ処理装置 | |
| JP3462831B2 (ja) | デジタルビデオ再生システム | |
| US20060132504A1 (en) | Content combining apparatus and method | |
| JP2001231035A (ja) | 復号同期制御装置、復号装置、及び復号同期制御方法 | |
| JP3570785B2 (ja) | 動画像伸張再生方法および装置 | |
| JP2006191538A (ja) | 圧縮ストリーム復号装置及び圧縮ストリーム復号方法 | |
| JP3184175B2 (ja) | 復号化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |