JPH1023402A - 並列ビデオデコーダシステム - Google Patents
並列ビデオデコーダシステムInfo
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- JPH1023402A JPH1023402A JP16914496A JP16914496A JPH1023402A JP H1023402 A JPH1023402 A JP H1023402A JP 16914496 A JP16914496 A JP 16914496A JP 16914496 A JP16914496 A JP 16914496A JP H1023402 A JPH1023402 A JP H1023402A
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- video
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- buffer
- video decoder
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- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
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- Signal Processing (AREA)
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- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】プログレッシブビデオデコーダシステムにおけ
る並列ビデオデコーダのための同期方式を実現するこ
と。 【解決手段】ビデオビットストリームを記憶するメモリ
手段1と、ビットストリームのヘッダコードを検出する
ヘッダ検出手段2と、ストリームを格納するバッファ6、1
0、14と、そのバッファに接続され、復号するビデオデコ
ーダ7、11、15と、その復号された信号を格納するバッフ
ァ8、12、16とを有する、複数個のビデオデコーダ装置5、
9、13と、バッファ8、12、16に接続されたディスプレイバ
ッファ20と、検出されたヘッダコードと垂直同期信号に
基づいて、ストリームバッファ6、10、14を選択する、ビ
デオデコーダ7、11、15のどれかを使用可能及び使用禁止
にする、ビデオデコーダから得られる復号画像を出力バ
ッファ8、12、16に記憶する、復号化ビデオ出力バッファ
のデータ出力を再構成する、そして、ディスプレイ出力
をビデオデコーダの復号化速度に同期化することとを制
御する制御装置とを備える。
る並列ビデオデコーダのための同期方式を実現するこ
と。 【解決手段】ビデオビットストリームを記憶するメモリ
手段1と、ビットストリームのヘッダコードを検出する
ヘッダ検出手段2と、ストリームを格納するバッファ6、1
0、14と、そのバッファに接続され、復号するビデオデコ
ーダ7、11、15と、その復号された信号を格納するバッフ
ァ8、12、16とを有する、複数個のビデオデコーダ装置5、
9、13と、バッファ8、12、16に接続されたディスプレイバ
ッファ20と、検出されたヘッダコードと垂直同期信号に
基づいて、ストリームバッファ6、10、14を選択する、ビ
デオデコーダ7、11、15のどれかを使用可能及び使用禁止
にする、ビデオデコーダから得られる復号画像を出力バ
ッファ8、12、16に記憶する、復号化ビデオ出力バッファ
のデータ出力を再構成する、そして、ディスプレイ出力
をビデオデコーダの復号化速度に同期化することとを制
御する制御装置とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば圧縮ディジ
タル化ビデオ信号のための、プログレッシブビデオデコ
ーダを同期化出来る並列ビデオデコーダシステムに関す
るものである。
タル化ビデオ信号のための、プログレッシブビデオデコ
ーダを同期化出来る並列ビデオデコーダシステムに関す
るものである。
【０００２】
【従来の技術】現在のところ、圧縮プログレッシブビデ
オを復号化するため、複数のビデオデコーダを使用して
いるシステムは知られていない。したがって、そのよう
なプログレッシブデコーダシステムにおける並列ビデオ
デコーダの同期技術に関してはいかなる従来技術も存在
しない。
オを復号化するため、複数のビデオデコーダを使用して
いるシステムは知られていない。したがって、そのよう
なプログレッシブデコーダシステムにおける並列ビデオ
デコーダの同期技術に関してはいかなる従来技術も存在
しない。
【０００３】
【発明が解決しようとする課題】このように、並列ビデ
オデコーダシステムに対して現在のところいかなる適切
な同期化方法も存在していないという問題がある。連続
的で、継ぎ目なしの画像表示シーケンスに関しては、使
用されるプログレッシブビデオ同期信号は、伝送チャネ
ルからの入力ビデオビットストリームと同期化されねば
ならない。ビデオデコーダの操作もまた、入出力目的の
ためのビデオビットストリーム及びプログレッシブビデ
オ同期信号に適正に同期化されねばならない。どのよう
な不適切な同期化であっても、ビデオデコーダにおける
アンダーフロー又はオーバーフロー、あるいは画像の中
断又は全システム故障を引き起こす。
オデコーダシステムに対して現在のところいかなる適切
な同期化方法も存在していないという問題がある。連続
的で、継ぎ目なしの画像表示シーケンスに関しては、使
用されるプログレッシブビデオ同期信号は、伝送チャネ
ルからの入力ビデオビットストリームと同期化されねば
ならない。ビデオデコーダの操作もまた、入出力目的の
ためのビデオビットストリーム及びプログレッシブビデ
オ同期信号に適正に同期化されねばならない。どのよう
な不適切な同期化であっても、ビデオデコーダにおける
アンダーフロー又はオーバーフロー、あるいは画像の中
断又は全システム故障を引き起こす。
【０００４】本発明は、このような課題を考慮し、並列
ビデオデコーダシステムにおいて適切な同期化が出来る
装置を提供することを目的とするものである。
ビデオデコーダシステムにおいて適切な同期化が出来る
装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、伝送チャネル
から受け取ったビデオビットストリームをバッファリン
グするメモリ手段と、前記メモリ手段に接続され、前記
ビデオビットストリームにおけるヘッダコードを検出す
るヘッダ検出手段と、前記ヘッダ検出手段に接続され、
ビットストリーム、ビデオ垂直同期信号及びディスプレ
イを同期化する同期制御装置と、ビットストリームバッ
ファ、そのビットストリームバッファに接続され、前記
ビデオビットストリームからの画像を再構成するビデオ
デコーダ、及びビデオデコータに接続された復号化ビデ
オ出力バッファを有する、複数個のビデオデコーダ装置
と、前記メモリからの入力ビデオビットストリームを多
重化（multiplexing）し、その多重化されたビデオビッ
トストリームを、前記複数個のビデオデコーダ装置の選
択された前記ビットストリームバッファに転送する転送
手段と、前記復号化ビデオ出力バッファに接続されたデ
ィスプレイバッファと、を備えたことを特徴とする並列
ビデオデコーダシステムである。
から受け取ったビデオビットストリームをバッファリン
グするメモリ手段と、前記メモリ手段に接続され、前記
ビデオビットストリームにおけるヘッダコードを検出す
るヘッダ検出手段と、前記ヘッダ検出手段に接続され、
ビットストリーム、ビデオ垂直同期信号及びディスプレ
イを同期化する同期制御装置と、ビットストリームバッ
ファ、そのビットストリームバッファに接続され、前記
ビデオビットストリームからの画像を再構成するビデオ
デコーダ、及びビデオデコータに接続された復号化ビデ
オ出力バッファを有する、複数個のビデオデコーダ装置
と、前記メモリからの入力ビデオビットストリームを多
重化（multiplexing）し、その多重化されたビデオビッ
トストリームを、前記複数個のビデオデコーダ装置の選
択された前記ビットストリームバッファに転送する転送
手段と、前記復号化ビデオ出力バッファに接続されたデ
ィスプレイバッファと、を備えたことを特徴とする並列
ビデオデコーダシステムである。
【０００６】たとえば、それぞれのビデオデコーダは、
３０フレームを含んだＧＯＰの３つに一つを担当する。
このＧＯＰは０．５秒毎に１回ビットストリームとして
やって来る。それぞれのデコーダがこのＧＯＰを処理す
るためには、約１秒かかる。さらに、３０フレームの前
後のフレームも参照する必要があるので、３つのデコー
ダを用いるのが、望ましいことになる。
３０フレームを含んだＧＯＰの３つに一つを担当する。
このＧＯＰは０．５秒毎に１回ビットストリームとして
やって来る。それぞれのデコーダがこのＧＯＰを処理す
るためには、約１秒かかる。さらに、３０フレームの前
後のフレームも参照する必要があるので、３つのデコー
ダを用いるのが、望ましいことになる。
【０００７】このような構成によって、本発明は、入力
ビデオビットストリームを、プログレッシブビデオ同期
信号に、また並列ビデオデコーダの各々の動作を、プロ
グレッシブビデオ同期信号に、さらにビデオデコーダの
出力を、同期信号に同期させることができる。
ビデオビットストリームを、プログレッシブビデオ同期
信号に、また並列ビデオデコーダの各々の動作を、プロ
グレッシブビデオ同期信号に、さらにビデオデコーダの
出力を、同期信号に同期させることができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本実施の形態の同
期プログレッシブ並列ビデオデコーダシステムの構成を
示し、以下にその構成を動作とともに説明する。伝送チ
ャネルから入力されてきたビデオビットストリームは、
ＦＩＦＯメモリ１によってバッファリングされる。その
際ＦＩＦＯメモリ１は入力データを次のことが可能なよ
うにバッファリングする。すなわち、画像のグループ
(ＧＯＰ)ヘッダ検出器２が入力ビットストリームを制御
でき、その結果、そのようなビットストリーム入力が、
デコーダＡ５、デコーダＢ９及びデコーダＣ１３に内蔵
されたビットストリームバッファ６、１０、１４へ正確
に多重化(multiplexing)され得るように、ＦＩＦＯメモ
リ１がバッファリングする。
て図面を参照して説明する。図１は、本実施の形態の同
期プログレッシブ並列ビデオデコーダシステムの構成を
示し、以下にその構成を動作とともに説明する。伝送チ
ャネルから入力されてきたビデオビットストリームは、
ＦＩＦＯメモリ１によってバッファリングされる。その
際ＦＩＦＯメモリ１は入力データを次のことが可能なよ
うにバッファリングする。すなわち、画像のグループ
(ＧＯＰ)ヘッダ検出器２が入力ビットストリームを制御
でき、その結果、そのようなビットストリーム入力が、
デコーダＡ５、デコーダＢ９及びデコーダＣ１３に内蔵
されたビットストリームバッファ６、１０、１４へ正確
に多重化(multiplexing)され得るように、ＦＩＦＯメモ
リ１がバッファリングする。
【０００９】ＧＯＰヘッダ検出器２は、入力ビットスト
リームを監視し、ＧＯＰヘッダをチェックする。ＧＯＰ
ヘッダを検出すると、ＧＯＰヘッダ検出器２は同期制御
装置４に指示を出す。この場合、各ＧＯＰが３０個の符
号化画像フレームを含み、垂直同期信号が秒毎に６０回
発生すると仮定すると、ＧＯＰ検出器２は、ビットスト
リームにおいて秒当たり２つのＧＯＰヘッダを検出する
べきである。ビデオデコーダ７、１１、１５の各々が、
秒当たり３０個のフレームしか復号化できない場合、ビ
ットストリーム入力は、正確に多重化され、同期化され
ねばならない。符号化ビットストリームの構造のため
に、約３１個のフレームが、ビットストリームの適切な
復号化のため、各デコーダシステム５、９、１３によっ
て必要とされる。
リームを監視し、ＧＯＰヘッダをチェックする。ＧＯＰ
ヘッダを検出すると、ＧＯＰヘッダ検出器２は同期制御
装置４に指示を出す。この場合、各ＧＯＰが３０個の符
号化画像フレームを含み、垂直同期信号が秒毎に６０回
発生すると仮定すると、ＧＯＰ検出器２は、ビットスト
リームにおいて秒当たり２つのＧＯＰヘッダを検出する
べきである。ビデオデコーダ７、１１、１５の各々が、
秒当たり３０個のフレームしか復号化できない場合、ビ
ットストリーム入力は、正確に多重化され、同期化され
ねばならない。符号化ビットストリームの構造のため
に、約３１個のフレームが、ビットストリームの適切な
復号化のため、各デコーダシステム５、９、１３によっ
て必要とされる。
【００１０】図２のフローチャートは、同期制御装置４
の処理の一例を示している。その同期処理は、ステップ
１８におけるように、ＧＯＰヘッダ検出器２により、Ｇ
ＯＰヘッダをチェックすることによって開始する。一旦
ＧＯＰヘッダが検出されると、ＦＩＦＯメモリ１の読み
出しは、ステップ１９において禁止される。次に、同期
制御装置４は、ステップ２１、２３、２４において、各
デコーダシステム５、９、１３の現在の状態を読みだし
チェックする。図３は、同期制御装置４の処理ループに
おける、各デコーダシステム５、９、１３の構成の各モ
ジュールの状態を示す。各列（コラム）分離は、ＧＯＰ
ヘッダの検出を示す。図に示すように、いくつかの状態
制御は、１つのＧＯＰヘッダの検出毎に変わるが、他
方、他のいくつかの状態制御は、検出された２つのＧＯ
Ｐヘッダ毎に変わる。ＧＯＰ検出及び状態変化は、同期
発生器３からの垂直同期信号と同期化される。復号化バ
ッファＡ８、Ｂ１２、Ｃ１６は、垂直同期に同期化され
た時間に一つだけ読み出され、したがって、復号化画像
の継ぎ目なしのシーケンスを生成する。
の処理の一例を示している。その同期処理は、ステップ
１８におけるように、ＧＯＰヘッダ検出器２により、Ｇ
ＯＰヘッダをチェックすることによって開始する。一旦
ＧＯＰヘッダが検出されると、ＦＩＦＯメモリ１の読み
出しは、ステップ１９において禁止される。次に、同期
制御装置４は、ステップ２１、２３、２４において、各
デコーダシステム５、９、１３の現在の状態を読みだし
チェックする。図３は、同期制御装置４の処理ループに
おける、各デコーダシステム５、９、１３の構成の各モ
ジュールの状態を示す。各列（コラム）分離は、ＧＯＰ
ヘッダの検出を示す。図に示すように、いくつかの状態
制御は、１つのＧＯＰヘッダの検出毎に変わるが、他
方、他のいくつかの状態制御は、検出された２つのＧＯ
Ｐヘッダ毎に変わる。ＧＯＰ検出及び状態変化は、同期
発生器３からの垂直同期信号と同期化される。復号化バ
ッファＡ８、Ｂ１２、Ｃ１６は、垂直同期に同期化され
た時間に一つだけ読み出され、したがって、復号化画像
の継ぎ目なしのシーケンスを生成する。
【００１１】シーケンスの開始で、最初のＧＯＰが、ビ
ットストリームにおいて通常の３０個の画像ＧＯＰに比
べて、通常よりも少ない画像、例えば２８の画像を有す
る場合、いくつかの調整で同期ループを位相ロックさせ
ねばならなかった（すべての同期タイミングを同期させ
る必要がある）。この位相ロックは、オーディオ及びビ
デオ出力がお互いから離れてドリフトし、結局はしばら
くした後お互いに同期が外れてしまうことを防止するよ
うに、上記特別のＧＯＰに対して要求される。より容易
に説明するために、デコーダＡ７は２８個の画像ＧＯＰ
を復号化しているものと仮定する。図４に示すように、
ビデオデコーダＡ７の処理は２画像期間だけ減少され
る。次のＧＯＰ検出によって、復号化バッファＡ７の読
み出し及びビデオデコーダＢ１１の使用可能期間もまた
２画像期間だけ減少される。全てのモジュールが図４に
示されるように各々２画像期間だけ減少されるまで、こ
の処理期間の減少は、バッファ及びデコーダ伝わって降
りて行く。減少処理が完了すると、次にシステムは再び
同期にロックされる。復号化バッファ８Ａ，１２Ｂ及び
１６Ｃの減少後には小休止期間がある。小休止期間の間
にはディスプレイメモリ２０への出力はない。これが起
きるとき、ディスプレイメモリ２０は、最後の入力画像
を繰り返し、従っていかなるディスプレイのブランキン
グが起こることも無い。
ットストリームにおいて通常の３０個の画像ＧＯＰに比
べて、通常よりも少ない画像、例えば２８の画像を有す
る場合、いくつかの調整で同期ループを位相ロックさせ
ねばならなかった（すべての同期タイミングを同期させ
る必要がある）。この位相ロックは、オーディオ及びビ
デオ出力がお互いから離れてドリフトし、結局はしばら
くした後お互いに同期が外れてしまうことを防止するよ
うに、上記特別のＧＯＰに対して要求される。より容易
に説明するために、デコーダＡ７は２８個の画像ＧＯＰ
を復号化しているものと仮定する。図４に示すように、
ビデオデコーダＡ７の処理は２画像期間だけ減少され
る。次のＧＯＰ検出によって、復号化バッファＡ７の読
み出し及びビデオデコーダＢ１１の使用可能期間もまた
２画像期間だけ減少される。全てのモジュールが図４に
示されるように各々２画像期間だけ減少されるまで、こ
の処理期間の減少は、バッファ及びデコーダ伝わって降
りて行く。減少処理が完了すると、次にシステムは再び
同期にロックされる。復号化バッファ８Ａ，１２Ｂ及び
１６Ｃの減少後には小休止期間がある。小休止期間の間
にはディスプレイメモリ２０への出力はない。これが起
きるとき、ディスプレイメモリ２０は、最後の入力画像
を繰り返し、従っていかなるディスプレイのブランキン
グが起こることも無い。
【００１２】このように、本実施の形態は、プログレッ
シブディジタルビデオデコーダで使用するための同期方
式は、並列インタレースビデオデコーダと、マイクロコ
ントローラと、バッファと、ビデオ同期発生器と高速カ
スタム設計論理で構成されている。プログレッシブビデ
オデコーダは、シーケンス開始ヘッダ又は入力ビデオビ
ットストリームからのＧＯＰヘッダの検出による処理を
開始することによって伝送チャネルからの入力ビデオビ
ットストリームに同期化される。したがって、ビデオ同
期発生器は、使用可能にされて、入力ビデオビットスト
リームと同期化される。多重インタレースビデオデコー
ダのどれかの活性化及び非活性化は入力ビデオビットス
トリームの検出と同期化される。インタレースビデオデ
コーダの各々に密接に結合された出力バッファもまた、
インタレースビデオデコーダの各々に同期化され、継ぎ
目なしの動画を表示するようにプログレッシブビデオ同
期に同時に同期化された読み出し書き込み操作を有す
る。
シブディジタルビデオデコーダで使用するための同期方
式は、並列インタレースビデオデコーダと、マイクロコ
ントローラと、バッファと、ビデオ同期発生器と高速カ
スタム設計論理で構成されている。プログレッシブビデ
オデコーダは、シーケンス開始ヘッダ又は入力ビデオビ
ットストリームからのＧＯＰヘッダの検出による処理を
開始することによって伝送チャネルからの入力ビデオビ
ットストリームに同期化される。したがって、ビデオ同
期発生器は、使用可能にされて、入力ビデオビットスト
リームと同期化される。多重インタレースビデオデコー
ダのどれかの活性化及び非活性化は入力ビデオビットス
トリームの検出と同期化される。インタレースビデオデ
コーダの各々に密接に結合された出力バッファもまた、
インタレースビデオデコーダの各々に同期化され、継ぎ
目なしの動画を表示するようにプログレッシブビデオ同
期に同時に同期化された読み出し書き込み操作を有す
る。
【００１３】
【発明の効果】以上述べたところから明らかなように、
本発明は、高速でかつ効率的に復号化できる高品質プロ
グレッシブビデオデコーダを実現することができる。こ
れによって、ディスプレイ及び復号化技術で将来の改善
を可能にする。
本発明は、高速でかつ効率的に復号化できる高品質プロ
グレッシブビデオデコーダを実現することができる。こ
れによって、ディスプレイ及び復号化技術で将来の改善
を可能にする。
【図１】本発明による１つの実施の形態におけるブロッ
ク図である。
ク図である。
【図２】図１の実施の形態の同期処理を示すフロー図で
ある。
ある。
【図３】ＧＯＰヘッダ検出と同期化されたビットストリ
ームバッファ、ビデオデコーダ及び復号化バッファの状
態を示す。
ームバッファ、ビデオデコーダ及び復号化バッファの状
態を示す。
【図４】通常でないＧＯＰシーケンス中のビデオデコー
ダ及び復号化バッファ出力の状態を示す。
ダ及び復号化バッファ出力の状態を示す。
１ ＦＩＦＯメモリ ２ ＧＯＰヘッダ検出器 ３ ビデオ同期発生器 ４ 同期制御装置 ６ ビットストリームバッファＡ ７ ビデオデコーダＡ ８ 復号化バッファＡ １０ ビットストリームバッファＢ １１ ビデオデコーダＢ １２ 復号化バッファＢ １４ ビットストリームバッファＣ １５ ビデオデコーダＣ １６ 復号化バッファＣ ２０ ディスプレイメモリ
Claims (3)
- 【請求項１】 伝送チャネルから受け取ったビデオビッ
トストリームをバッファリングするメモリ手段と、 前記メモリ手段に接続され、前記ビデオビットストリー
ムにおけるヘッダコードを検出するヘッダ検出手段と、 前記ヘッダ検出手段に接続され、ビットストリーム、ビ
デオ垂直同期信号及びディスプレイを同期化する同期制
御装置と、 ビットストリームバッファ、そのビットストリームバッ
ファに接続され、前記ビデオビットストリームからの画
像を再構成するビデオデコーダ、及びビデオデコータに
接続された復号化ビデオ出力バッファを有する、複数個
のビデオデコーダ装置と、 前記メモリからの入力ビデオビットストリームを多重化
（multiplexing）し、その多重化されたビデオビットス
トリームを、前記複数個のビデオデコーダ装置の選択さ
れた前記ビットストリームバッファに転送する転送手段
と、 前記復号化ビデオ出力バッファに接続されたディスプレ
イバッファと、 を備えたことを特徴とする並列ビデオデコーダシステ
ム。 - 【請求項２】前記同期制御手段が、 前記ヘッダコードの検出と垂直同期信号に基づいて前記
ビットストリームバッファを選択することと、前記ビデ
オデコーダのどれかを使用可能及び使用禁止にすること
と、前記ビデオデコーダがそれぞれのビットストリーム
バッファからのビデオビットストリームを使用して画像
を再構成することと、前記ビデオデコーダから得られる
再考生画像を前記復号化ビデオ出力バッファに記憶する
ことと、 ディスプレイする目的のために前記復号化ビデオ出力バ
ッファのデータ出力を結合することと、ディスプレイ出
力を前記ビデオデコーダの復号化速度に同期化すること
とを、 制御することを特徴とする請求項１記載の並列ビデオデ
コーダシステム。 - 【請求項３】伝送チャネルから受け取ったビデオビット
ストリームをバッファリングするメモリ手段と、 前記メモリ手段に接続され、前記ビデオビットストリー
ムにおけるヘッダコードを検出するヘッダ検出手段と、 前記メモリ手段からのビットストリームを格納するビッ
トストリームバッファと、そのビットストリームバッフ
ァに接続され復号するビデオデコーダとその復号された
信号を格納する復号化ビデオ出力バッファとをそれぞれ
有する、複数個のビデオデコーダ装置と、 前記復号化ビデオ出力バッファに接続されたディスプレ
イバッファと、 前記ヘッダ検出手段に接続され、前記検出されたヘッダ
コードと垂直同期信号に基づいて、前記ビットストリー
ムバッファを選択することと、前記ビデオデコーダのど
れかを使用可能及び使用禁止にすることと、前記ビデオ
デコーダから得られる復号画像を前記復号化ビデオ出力
バッファに記憶することと、ディスプレイする目的のた
めに前記復号化ビデオ出力バッファのデータ出力を再構
成することと、ディスプレイ出力を前記ビデオデコーダ
の復号化速度に同期化することとを制御する同期制御装
置と、 を備えたことを特徴とする並列ビデオデコーダシステ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16914496A JPH1023402A (ja) | 1996-06-28 | 1996-06-28 | 並列ビデオデコーダシステム |
| EP19970110510 EP0817492A3 (en) | 1996-06-28 | 1997-06-26 | Parallel video decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16914496A JPH1023402A (ja) | 1996-06-28 | 1996-06-28 | 並列ビデオデコーダシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1023402A true JPH1023402A (ja) | 1998-01-23 |
Family
ID=15881110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16914496A Pending JPH1023402A (ja) | 1996-06-28 | 1996-06-28 | 並列ビデオデコーダシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0817492A3 (ja) |
| JP (1) | JPH1023402A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-06-26 EP EP19970110510 patent/EP0817492A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
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