JPH08237519A - ビデオ信号処理装置 - Google Patents
ビデオ信号処理装置Info
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- JPH08237519A JPH08237519A JP7039519A JP3951995A JPH08237519A JP H08237519 A JPH08237519 A JP H08237519A JP 7039519 A JP7039519 A JP 7039519A JP 3951995 A JP3951995 A JP 3951995A JP H08237519 A JPH08237519 A JP H08237519A
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Abstract
(57)【要約】
【目的】 より簡単な構成でデータ破壊時の復帰時間の
短縮を可能とするビデオ信号処理装置を得る。 【構成】 映像ガンマ補正用の補正データを予め記憶し
ておくＲＯＭ１７、Ａ／Ｄ変換（１、２、３）、ガンマ
補正、Ｄ／Ａ変換（１０、１１、１２）の動作タイミン
グ用のクロックＣＬＫを生成するＶＣＯ１３、クロック
ＣＬＫの位相と水平同期信号との位相差を検出する位相
比較器１５、クロックＣＬＫを所定の分周比にて分周し
補正データをＲＯＭ１７から読出しルックアップテーブ
ル７、８、９へ書き込むためのタイミングパルスを生成
する分周器、垂直同期信号を検出する同期検出回路を有
して構成される。この構成で、垂直ブランキング期間中
にセレクタ４、５、６をアドレス５０側に切り替えて、
補正データの書き込みを行う。
短縮を可能とするビデオ信号処理装置を得る。 【構成】 映像ガンマ補正用の補正データを予め記憶し
ておくＲＯＭ１７、Ａ／Ｄ変換（１、２、３）、ガンマ
補正、Ｄ／Ａ変換（１０、１１、１２）の動作タイミン
グ用のクロックＣＬＫを生成するＶＣＯ１３、クロック
ＣＬＫの位相と水平同期信号との位相差を検出する位相
比較器１５、クロックＣＬＫを所定の分周比にて分周し
補正データをＲＯＭ１７から読出しルックアップテーブ
ル７、８、９へ書き込むためのタイミングパルスを生成
する分周器、垂直同期信号を検出する同期検出回路を有
して構成される。この構成で、垂直ブランキング期間中
にセレクタ４、５、６をアドレス５０側に切り替えて、
補正データの書き込みを行う。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号処理装置に
係わり、例えば、ビデオ信号のガンマ補正を行うビデオ
表示装置であり、補正の方法としてルックアップテーブ
ルメモリを用いたビデオ信号処理装置に関する。
係わり、例えば、ビデオ信号のガンマ補正を行うビデオ
表示装置であり、補正の方法としてルックアップテーブ
ルメモリを用いたビデオ信号処理装置に関する。
【０００２】
【従来の技術】従来、この種のビデオ信号処理装置は、
例えばルックアップテーブルメモリを使用してガンマ補
正を行う。その際、映像表示状態に入る前の初期設定に
て、補正データを格納したメモリから高速アクセスＲＡ
Ｍであるルックアップテーブルにデータを書き込む。こ
のために、マイクロプロセッシングユニット（以下、単
にＣＰＵという）を使用するのが一般的である。
例えばルックアップテーブルメモリを使用してガンマ補
正を行う。その際、映像表示状態に入る前の初期設定に
て、補正データを格納したメモリから高速アクセスＲＡ
Ｍであるルックアップテーブルにデータを書き込む。こ
のために、マイクロプロセッシングユニット（以下、単
にＣＰＵという）を使用するのが一般的である。
【０００３】図５は、従来のＣＰＵを使用したルックア
ップテーブルメモリによるガンマ補正回路のブロック図
である。映像表示を行う前に、セレクタ１０４、１０
５、１０６をアドレスバス１２０を選択する側に切り替
えを行い、アドレスバス１２０とデータバス１２１とＲ
ＤおよびＷＤにより、補正データ格納メモリからルック
アップテーブル１０７、１０８、１０９へデータの転送
を行う。データ転送終了後、セレクタ１０４、１０５、
１０６はＡ／Ｄコンバータ１０１、１０２、１０３の出
力側に切り替えを行う。
ップテーブルメモリによるガンマ補正回路のブロック図
である。映像表示を行う前に、セレクタ１０４、１０
５、１０６をアドレスバス１２０を選択する側に切り替
えを行い、アドレスバス１２０とデータバス１２１とＲ
ＤおよびＷＤにより、補正データ格納メモリからルック
アップテーブル１０７、１０８、１０９へデータの転送
を行う。データ転送終了後、セレクタ１０４、１０５、
１０６はＡ／Ｄコンバータ１０１、１０２、１０３の出
力側に切り替えを行う。
【０００４】映像表示中の動作は、ＶＣＯ１１３により
映像信号をデジタル化するためのサンプリングクロック
が生成され、水平周期と同じ周波数のクロックを生成す
るための分周器１１６より分周されたクロックが、位相
比較器１１５にて水平同期信号と位相比較される。この
比較の結果出力された誤差電圧がＬＰＦ１１４により平
均化され、平均化された電圧がＶＣＯ１１３へ入力され
る。この様に、ＶＣＯ１１３、分周器１１６、位相比較
器１１５、ＬＰＦ１１４によりＰＬＬが構成され、サン
プリングクロックと水平同期信号の位相がロックされて
いる。
映像信号をデジタル化するためのサンプリングクロック
が生成され、水平周期と同じ周波数のクロックを生成す
るための分周器１１６より分周されたクロックが、位相
比較器１１５にて水平同期信号と位相比較される。この
比較の結果出力された誤差電圧がＬＰＦ１１４により平
均化され、平均化された電圧がＶＣＯ１１３へ入力され
る。この様に、ＶＣＯ１１３、分周器１１６、位相比較
器１１５、ＬＰＦ１１４によりＰＬＬが構成され、サン
プリングクロックと水平同期信号の位相がロックされて
いる。
【０００５】また、映像信号は、Ａ／Ｄコンバータ１０
１、１０２、１０３によりＶＣＯ１１３から出力された
サンプリングクロックでサンプリングされる。Ａ／Ｄコ
ンバータ１０１、１０２、１０３によりデジタル化され
た映像信号は、セレクタ１０４、１０５、１０６を介し
てルックアップテーブル１０７、１０８、１０９のアド
レスとして入力される。このアドレスに対応したデータ
がルックアップテーブルから出力され、Ｄ／Ａコンバー
タ１１０、１１１、１１２によりアナログ化されて出力
される。
１、１０２、１０３によりＶＣＯ１１３から出力された
サンプリングクロックでサンプリングされる。Ａ／Ｄコ
ンバータ１０１、１０２、１０３によりデジタル化され
た映像信号は、セレクタ１０４、１０５、１０６を介し
てルックアップテーブル１０７、１０８、１０９のアド
レスとして入力される。このアドレスに対応したデータ
がルックアップテーブルから出力され、Ｄ／Ａコンバー
タ１１０、１１１、１１２によりアナログ化されて出力
される。
【０００６】特開平４−１８４４８３号公報では、液晶
ライトバルブのガンマ特性を補正するための自動修正手
段を、ルックアップテーブルとビデオカメラによって構
成することを特徴としている。この公報の記載におい
て、ガンマ補正値算出手段１１の詳細が明示されていな
いが、当然ＣＰＵを用いて構成されていると推察され
る。
ライトバルブのガンマ特性を補正するための自動修正手
段を、ルックアップテーブルとビデオカメラによって構
成することを特徴としている。この公報の記載におい
て、ガンマ補正値算出手段１１の詳細が明示されていな
いが、当然ＣＰＵを用いて構成されていると推察され
る。
【０００７】特開昭６４−１２７６６号公報および特開
昭６２−２００８７５号公報は、何れもルックアップテ
ーブルを用いたカラー画像処理装置に関するものであ
り、図１等から明らかなようにＣＰＵを用いて構成され
ている。
昭６２−２００８７５号公報は、何れもルックアップテ
ーブルを用いたカラー画像処理装置に関するものであ
り、図１等から明らかなようにＣＰＵを用いて構成され
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、ルック
アップテーブルメモリを使用するビデオ処理装置は、予
めルックアップテーブルメモリに補正データの書き込み
を行なってから映像表示を行うため、映像表示中にノイ
ズなどによりルックアップテーブルの内容が破壊された
場合は、データを復旧することができない。また、デー
タの書き込みにＣＰＵ等が必要となり、ビデオ処理装置
を安価に構成することができない問題を伴う。
アップテーブルメモリを使用するビデオ処理装置は、予
めルックアップテーブルメモリに補正データの書き込み
を行なってから映像表示を行うため、映像表示中にノイ
ズなどによりルックアップテーブルの内容が破壊された
場合は、データを復旧することができない。また、デー
タの書き込みにＣＰＵ等が必要となり、ビデオ処理装置
を安価に構成することができない問題を伴う。
【０００９】本発明は、より簡単な構成でデータ破壊時
の復帰時間の短縮を可能とするビデオ信号処理装置を提
供することを目的とする。
の復帰時間の短縮を可能とするビデオ信号処理装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のビデオ信号処理装置は、映像信号をＡ／Ｄ
変換しルックアップテーブルを利用して映像ガンマ補正
を行うビデオ信号処理装置であり、映像ガンマ補正用の
補正データを予め記憶しておく記憶手段と、Ａ／Ｄ変
換、ガンマ補正の動作タイミング用のサンプリングクロ
ックを生成するクロック生成手段と、サンプリングクロ
ックの位相と映像信号の水平同期信号との位相差を検出
する位相比較手段と、サンプリングクロックを所定の分
周比にて分周し補正データを記憶手段から読出し、ルッ
クアップテーブルへ書き込むためのタイミングパルスを
生成する分周手段と、映像信号の垂直同期信号を検出す
る同期検出手段とを有し、サンプリングクロックを利用
してルックアップテーブルへ書き込むためのタイミング
パルスを生成し、垂直ブランキング期間中に補正データ
をルックアップテーブルへ書き込むことを特徴としてい
る。
め、本発明のビデオ信号処理装置は、映像信号をＡ／Ｄ
変換しルックアップテーブルを利用して映像ガンマ補正
を行うビデオ信号処理装置であり、映像ガンマ補正用の
補正データを予め記憶しておく記憶手段と、Ａ／Ｄ変
換、ガンマ補正の動作タイミング用のサンプリングクロ
ックを生成するクロック生成手段と、サンプリングクロ
ックの位相と映像信号の水平同期信号との位相差を検出
する位相比較手段と、サンプリングクロックを所定の分
周比にて分周し補正データを記憶手段から読出し、ルッ
クアップテーブルへ書き込むためのタイミングパルスを
生成する分周手段と、映像信号の垂直同期信号を検出す
る同期検出手段とを有し、サンプリングクロックを利用
してルックアップテーブルへ書き込むためのタイミング
パルスを生成し、垂直ブランキング期間中に補正データ
をルックアップテーブルへ書き込むことを特徴としてい
る。
【００１１】さらに、上記のビデオ信号処理装置は、サ
ンプリングクロックを計数しアドレスを発生するカウン
タ手段と、アドレスの上位ビットのレベルを切り替える
ことにより使用する補正データのチャネルを切り替える
チャネル選択手段とを有し、アドレスに対応する補正デ
ータのルックアップテーブルへの書き込みおよび選択を
可能とするとよい。
ンプリングクロックを計数しアドレスを発生するカウン
タ手段と、アドレスの上位ビットのレベルを切り替える
ことにより使用する補正データのチャネルを切り替える
チャネル選択手段とを有し、アドレスに対応する補正デ
ータのルックアップテーブルへの書き込みおよび選択を
可能とするとよい。
【００１２】また、ルックアップテーブルへの補正デー
タの書き込みは、垂直ブランキング期間毎に行うとよ
い。
タの書き込みは、垂直ブランキング期間毎に行うとよ
い。
【００１３】
【作用】したがって、本発明のビデオ信号処理装置によ
れば、映像ガンマ補正用の補正データを予め記憶してお
き、Ａ／Ｄ変換、ガンマ補正の動作タイミング用のサン
プリングクロックを生成し、サンプリングクロックの位
相と映像信号の水平同期信号との位相差を検出する。さ
らに、サンプリングクロックを所定の分周比にて分周し
補正データを記憶手段から読出しルックアップテーブル
へ書き込むためのタイミングパルスを生成し、映像信号
の垂直同期信号を検出する。上記の手順によるサンプリ
ングクロックを利用してタイミングパルスを生成し、垂
直ブランキング期間中に補正デ−タのルックアップテー
ブルへの書き込みを実行する。
れば、映像ガンマ補正用の補正データを予め記憶してお
き、Ａ／Ｄ変換、ガンマ補正の動作タイミング用のサン
プリングクロックを生成し、サンプリングクロックの位
相と映像信号の水平同期信号との位相差を検出する。さ
らに、サンプリングクロックを所定の分周比にて分周し
補正データを記憶手段から読出しルックアップテーブル
へ書き込むためのタイミングパルスを生成し、映像信号
の垂直同期信号を検出する。上記の手順によるサンプリ
ングクロックを利用してタイミングパルスを生成し、垂
直ブランキング期間中に補正デ−タのルックアップテー
ブルへの書き込みを実行する。
【００１４】さらに、サンプリングクロックを計数しア
ドレスを発生し、アドレスの上位ビットのレベルを切り
替えることにより使用する補正データのチャネルを切り
替える。よって、アドレスの変化に対応する異なる補正
データを選択し、ルックアップテーブルへの書き込みが
可能となる。また、ルックアップテーブルへの補正デー
タの書き込みを、垂直ブランキング期間毎に行う。よっ
て、補正データは定常的にリライトされる。
ドレスを発生し、アドレスの上位ビットのレベルを切り
替えることにより使用する補正データのチャネルを切り
替える。よって、アドレスの変化に対応する異なる補正
データを選択し、ルックアップテーブルへの書き込みが
可能となる。また、ルックアップテーブルへの補正デー
タの書き込みを、垂直ブランキング期間毎に行う。よっ
て、補正データは定常的にリライトされる。
【００１５】
【実施例】次に添付図面を参照して本発明によるビデオ
信号処理装置の実施例を詳細に説明する。図１〜図４を
参照すると本発明のビデオ信号処理装置の実施例が示さ
れている。図１は、本発明のビデオ信号処理装置の実施
例を示す回路構成ブロック図、図２は補正データ格納メ
モリのメモリマップ、図３は図１を構成する補正データ
書き込み回路の詳細構成図であり、図４は同部のタイミ
ングチャートである。
信号処理装置の実施例を詳細に説明する。図１〜図４を
参照すると本発明のビデオ信号処理装置の実施例が示さ
れている。図１は、本発明のビデオ信号処理装置の実施
例を示す回路構成ブロック図、図２は補正データ格納メ
モリのメモリマップ、図３は図１を構成する補正データ
書き込み回路の詳細構成図であり、図４は同部のタイミ
ングチャートである。
【００１６】本実施例のビデオ信号処理装置は、映像信
号ＲＧＢの補正系が、それぞれ３系統のＡ／Ｄコンバー
タ１、２、３、セレクタ４、５、６、ルックアップテー
ブル７、８、９およびＤ／Ａコンバータ１０、１１、１
２により構成される。また、制御系がＶＣＯ１３、ＬＰ
Ｆ１４、位相比較器１５、分周器１６によりコンバート
の動作タイミングを制御するＰＬＬを形成し、セレクタ
４、５、６以降の制御に係る補正データ格納ＲＯＭ１
７、映像補正データ書き込み回路１８、デコーダ１９、
および補正データの切り替え用のスイッチ２０により構
成される。
号ＲＧＢの補正系が、それぞれ３系統のＡ／Ｄコンバー
タ１、２、３、セレクタ４、５、６、ルックアップテー
ブル７、８、９およびＤ／Ａコンバータ１０、１１、１
２により構成される。また、制御系がＶＣＯ１３、ＬＰ
Ｆ１４、位相比較器１５、分周器１６によりコンバート
の動作タイミングを制御するＰＬＬを形成し、セレクタ
４、５、６以降の制御に係る補正データ格納ＲＯＭ１
７、映像補正データ書き込み回路１８、デコーダ１９、
および補正データの切り替え用のスイッチ２０により構
成される。
【００１７】上記各構成部の映像信号ＲＧＢの補正系に
おいて、Ａ／Ｄコンバータ１、２、３は、クロマ復調回
路にてＲＧＢに復調された映像信号が入力され、後述の
ＣＬＫ５２にて８ビットデジタル信号に変換される。セ
レクタ４、５、６はルックアップテーブル７、８、９の
アクセス入力を、補正データ書き込み時と映像表示時で
切り替えるための選択切替器である。ルックアップテー
ブル７、８、９は高速アクセスＲＡＭにより構成され、
アドレス側に電圧を入力するとデータ側に補正電圧を出
力する。アドレス側のビット構成に対応するデータ側の
出力ビット構成を選択的に設定することにより、入出力
間の補正が可能となる。Ｄ／Ａコンバータ１０、１１、
１２は、ルックアップテーブル７、８、９から出力され
たデジタルデータをアナログ信号化して出力する。
おいて、Ａ／Ｄコンバータ１、２、３は、クロマ復調回
路にてＲＧＢに復調された映像信号が入力され、後述の
ＣＬＫ５２にて８ビットデジタル信号に変換される。セ
レクタ４、５、６はルックアップテーブル７、８、９の
アクセス入力を、補正データ書き込み時と映像表示時で
切り替えるための選択切替器である。ルックアップテー
ブル７、８、９は高速アクセスＲＡＭにより構成され、
アドレス側に電圧を入力するとデータ側に補正電圧を出
力する。アドレス側のビット構成に対応するデータ側の
出力ビット構成を選択的に設定することにより、入出力
間の補正が可能となる。Ｄ／Ａコンバータ１０、１１、
１２は、ルックアップテーブル７、８、９から出力され
たデジタルデータをアナログ信号化して出力する。
【００１８】上記各後部の制御系において、ＶＣＯ１３
は、Ａ／Ｄコンバータ１、２、３およびＤ／Ａコンバー
タ１０、１１、１２のサンプリング用クロックＣＬＫ５
２を発生する発振器であり、１２．６ＭＨｚのクロック
を発生する。本クロックは、分周器１６にて８００分周
されて、位相比較器１５にて水平同期信号と位相比較が
行なわれ、誤差電圧出力がＬＰＦ１４にて平均化されＶ
ＣＯ１３のコントロール電圧として入力される。この閉
ループによりＰＬＬが構成され、サンプリングクロック
ＣＬＫ５２と水平同期信号との位相関係が保たれる。補
正データ格納ＲＯＭ１７は読出し専用メモリであり、ル
ックアップテーブル７、８、９へ書き込むための映像補
正データが予め記録されている。
は、Ａ／Ｄコンバータ１、２、３およびＤ／Ａコンバー
タ１０、１１、１２のサンプリング用クロックＣＬＫ５
２を発生する発振器であり、１２．６ＭＨｚのクロック
を発生する。本クロックは、分周器１６にて８００分周
されて、位相比較器１５にて水平同期信号と位相比較が
行なわれ、誤差電圧出力がＬＰＦ１４にて平均化されＶ
ＣＯ１３のコントロール電圧として入力される。この閉
ループによりＰＬＬが構成され、サンプリングクロック
ＣＬＫ５２と水平同期信号との位相関係が保たれる。補
正データ格納ＲＯＭ１７は読出し専用メモリであり、ル
ックアップテーブル７、８、９へ書き込むための映像補
正データが予め記録されている。
【００１９】図２は、補正データ格納ＲＯＭ１７へ記録
するメモリマップの一例を示している。図２のメモリマ
ップは、アドレス０００Ｈ〜６ＦＦＨを、０００Ｈ〜２
ＦＦＨおよび４００Ｈ〜６ＦＦＨの２段に構成されてい
る。２段に分割した各ＦＦＨ毎に、Ｒ、Ｇ、Ｂ各信号用
の補正データが充当され、２種類の補正データが構成さ
れている。これら２種類の補正データの選択は、切替ス
イッチＳＷ２０の操作により行う。
するメモリマップの一例を示している。図２のメモリマ
ップは、アドレス０００Ｈ〜６ＦＦＨを、０００Ｈ〜２
ＦＦＨおよび４００Ｈ〜６ＦＦＨの２段に構成されてい
る。２段に分割した各ＦＦＨ毎に、Ｒ、Ｇ、Ｂ各信号用
の補正データが充当され、２種類の補正データが構成さ
れている。これら２種類の補正データの選択は、切替ス
イッチＳＷ２０の操作により行う。
【００２０】映像補正データ書き込み回路１８は、垂直
ブランキング中に補正データ格納ＲＯＭからルックアッ
プテーブル７、８、９へデータを書き込むための各種信
号を生成する回路である。デコーダ１９は、映像補正デ
ータ書き込み回路１８の発生したアドレスビット５０の
７〜９ビット目をデコードして、ルックアップテーブル
７、８、９の内の１つだけを選択するためのデコーダで
ある。スイッチＳＷ２０は、補正データ格納ＲＯＭ１７
に格納された２種類のデータの内の１つをセレクトする
スイッチである。スイッチＳＷ２０のオン時にはアドレ
ス０００Ｈ〜２ＦＦＨの補正データ１が使用され、オフ
時には４００Ｈ〜６ＦＦＨの補正データ２が使用され
る。
ブランキング中に補正データ格納ＲＯＭからルックアッ
プテーブル７、８、９へデータを書き込むための各種信
号を生成する回路である。デコーダ１９は、映像補正デ
ータ書き込み回路１８の発生したアドレスビット５０の
７〜９ビット目をデコードして、ルックアップテーブル
７、８、９の内の１つだけを選択するためのデコーダで
ある。スイッチＳＷ２０は、補正データ格納ＲＯＭ１７
に格納された２種類のデータの内の１つをセレクトする
スイッチである。スイッチＳＷ２０のオン時にはアドレ
ス０００Ｈ〜２ＦＦＨの補正データ１が使用され、オフ
時には４００Ｈ〜６ＦＦＨの補正データ２が使用され
る。
【００２１】図３は映像補正データ書き込み回路１８の
内部回路図であり、図４が主要部の入出力信号のタイミ
ングを示している。分周器３７は、１２．６ＭＨｚのサ
ンプリングクロックＣＬＫ５２を補正データ格納ＲＯＭ
１７がアクセス可能なスピードまで周波数を下げるため
の分周器である。本実施例では図４に示す通り、分周器
３７はサンプリングクロックＣＬＫ５２を４分周して約
３．２ＭＨｚにしている。
内部回路図であり、図４が主要部の入出力信号のタイミ
ングを示している。分周器３７は、１２．６ＭＨｚのサ
ンプリングクロックＣＬＫ５２を補正データ格納ＲＯＭ
１７がアクセス可能なスピードまで周波数を下げるため
の分周器である。本実施例では図４に示す通り、分周器
３７はサンプリングクロックＣＬＫ５２を４分周して約
３．２ＭＨｚにしている。
【００２２】同期検出回路６０は、垂直同期信号５１の
立ち下がりを検出する回路であり、Ｄ−ＦＦ３１、３２
とＡＮＤ３３とにより構成される。Ｄ−ＦＦ３５は、カ
ウンタ４３のリセットおよびＤラッチ４４のゲート信号
を発生する。ＪＫ−ＦＦ３９は、補正データ書き込み時
にＱ出力がＨレベルとなるＦＦであり、垂直同期信号の
立ち下がりエッジによりＨレベルとなり、補正データの
書き込み終了によりＬレベルとなる。ＮＡＮＤ３８は、
ルックアップテーブル７、８、９の書き込みタイミング
信号ＷＣＫを発生する。
立ち下がりを検出する回路であり、Ｄ−ＦＦ３１、３２
とＡＮＤ３３とにより構成される。Ｄ−ＦＦ３５は、カ
ウンタ４３のリセットおよびＤラッチ４４のゲート信号
を発生する。ＪＫ−ＦＦ３９は、補正データ書き込み時
にＱ出力がＨレベルとなるＦＦであり、垂直同期信号の
立ち下がりエッジによりＨレベルとなり、補正データの
書き込み終了によりＬレベルとなる。ＮＡＮＤ３８は、
ルックアップテーブル７、８、９の書き込みタイミング
信号ＷＣＫを発生する。
【００２３】Ｄ−ＦＦ４２とＯＲ４０およびＡＮＤ４１
は、カウンタ４３のカウントアップクロックを発生する
回路である。Ｄ−ＦＦ４２とＯＲ４０は、カウンタ４３
を補正データの格納されているアドレスの最終番地であ
る２ＦＦＨ番地にて、Ｈレベルになるデコーダ４５の出
力をＬレベルに下げるために、１クロックを追加する回
路である。
は、カウンタ４３のカウントアップクロックを発生する
回路である。Ｄ−ＦＦ４２とＯＲ４０は、カウンタ４３
を補正データの格納されているアドレスの最終番地であ
る２ＦＦＨ番地にて、Ｈレベルになるデコーダ４５の出
力をＬレベルに下げるために、１クロックを追加する回
路である。
【００２４】カウンタ４３は、補正データ書き込み時の
アドレスを発生するための１０ビットカウンタである。
Ｄラッチ４４は、スイッチＳＷ２０により設定された補
正データ格納ＲＯＭ１７の２種類のデータの内の、１つ
を選択する信号ＣＨを保持する。カウンタ４３の出力Ａ
Ｄ０〜９およびＤラッチ４４の出力ＡＤ１０は、映像補
正データ書き込み回路１８（図１参照）のアドレスビッ
ト５０を構成する。デコーダ４５は、カウンタ４３のカ
ウント値が２ＦＦＨの時にＨレベルとなるデコーダであ
る。
アドレスを発生するための１０ビットカウンタである。
Ｄラッチ４４は、スイッチＳＷ２０により設定された補
正データ格納ＲＯＭ１７の２種類のデータの内の、１つ
を選択する信号ＣＨを保持する。カウンタ４３の出力Ａ
Ｄ０〜９およびＤラッチ４４の出力ＡＤ１０は、映像補
正データ書き込み回路１８（図１参照）のアドレスビッ
ト５０を構成する。デコーダ４５は、カウンタ４３のカ
ウント値が２ＦＦＨの時にＨレベルとなるデコーダであ
る。
【００２５】次に、図１および図３の回路の動作につい
て図４のタイミングチャートを用いて説明する。映像補
正データ書き込み回路１８に同期分離された負極性の
（ロ）垂直同期信号５１を入力すると、同期検出回路６
０により、（ロ）垂直同期信号５１の立ち下がりが検知
される。同期検出回路６０は、この検知に基づき正極性
のスタートパルスの（ホ）ＳＴＲを発生する。スタート
パルスＳＴＲを受信した（ト）ＪＫ−ＦＦ３９のＱ出力
はＨレベルとなり、続いてＤ−ＦＦ３６のＱ出力である
（ヲ）ＳＥＬがＨレベルとなる。映像補正データ書き込
み回路１８の（ヲ）ＳＥＬがＨレベルとなることにより
補正データ書き込み状態となる。補正データ書き込み状
態においては、セレクタ４、５、６の出力が映像補正デ
ータ書き込み回路１８のアドレス出力ＡＤ０〜７に切り
替わり、カウンタ４３のカウント…（リ）カウンタ４３
ＣＫ入力に応じた（ヌ）カウンタ４３出力の変化…が始
まる。アドレス出力のＡＤ０〜９は、０００Ｈ番地から
カウントアップが始まり、３００Ｈまでカウントされ
る。
て図４のタイミングチャートを用いて説明する。映像補
正データ書き込み回路１８に同期分離された負極性の
（ロ）垂直同期信号５１を入力すると、同期検出回路６
０により、（ロ）垂直同期信号５１の立ち下がりが検知
される。同期検出回路６０は、この検知に基づき正極性
のスタートパルスの（ホ）ＳＴＲを発生する。スタート
パルスＳＴＲを受信した（ト）ＪＫ−ＦＦ３９のＱ出力
はＨレベルとなり、続いてＤ−ＦＦ３６のＱ出力である
（ヲ）ＳＥＬがＨレベルとなる。映像補正データ書き込
み回路１８の（ヲ）ＳＥＬがＨレベルとなることにより
補正データ書き込み状態となる。補正データ書き込み状
態においては、セレクタ４、５、６の出力が映像補正デ
ータ書き込み回路１８のアドレス出力ＡＤ０〜７に切り
替わり、カウンタ４３のカウント…（リ）カウンタ４３
ＣＫ入力に応じた（ヌ）カウンタ４３出力の変化…が始
まる。アドレス出力のＡＤ０〜９は、０００Ｈ番地から
カウントアップが始まり、３００Ｈまでカウントされ
る。
【００２６】上記のカウントは、約３．２ＭＨｚにてカ
ウントアップされる。０００Ｈ〜２ＦＦＨまでカウント
アップに要する時間は約２３９．７μＳとなり、水平周
期４Ｈにてカウントアップが完了する。また、アドレス
の最上位ビットであるＡＤ１０はスイッチＳＷ２０によ
り選択された（ハ）ＣＨのレベルが出力される。また、
カウンタ４２が動作中は、ルックアップテーブル７、
８、９用の書き込みタイミング（チ）ＷＣＫ３８が出力
される。カウンタ４３のカウント値のＡＤ０〜９が２Ｆ
ＦＨになると、デコーダ４５により正極性のパルス
（ル）ＳＴＰが発生し、（ト）ＪＫ−ＦＦ３９のＱ出力
がＬレベルとなり、続いてＤ−ＦＦ３６のＱ出力である
（ヲ）ＳＥＬがＬレベルとなる。このことにより、補正
データ書き込み状態を終了する。補正データ書き込み状
態を終了すると（チ）ＷＣＫ３８の出力も終了する。
ウントアップされる。０００Ｈ〜２ＦＦＨまでカウント
アップに要する時間は約２３９．７μＳとなり、水平周
期４Ｈにてカウントアップが完了する。また、アドレス
の最上位ビットであるＡＤ１０はスイッチＳＷ２０によ
り選択された（ハ）ＣＨのレベルが出力される。また、
カウンタ４２が動作中は、ルックアップテーブル７、
８、９用の書き込みタイミング（チ）ＷＣＫ３８が出力
される。カウンタ４３のカウント値のＡＤ０〜９が２Ｆ
ＦＨになると、デコーダ４５により正極性のパルス
（ル）ＳＴＰが発生し、（ト）ＪＫ−ＦＦ３９のＱ出力
がＬレベルとなり、続いてＤ−ＦＦ３６のＱ出力である
（ヲ）ＳＥＬがＬレベルとなる。このことにより、補正
データ書き込み状態を終了する。補正データ書き込み状
態を終了すると（チ）ＷＣＫ３８の出力も終了する。
【００２７】補正データ書き込み状態終了後は、Ａ／Ｄ
コンバータ１、２、３により８ビットデジタル化された
Ｒ、Ｇ、Ｂの信号がセレクタ４、５、６を経由してルッ
クアップテーブル７、８、９のアドレスとして入力さ
れ、データ側から補正されたデータが出力され、Ｄ／Ａ
コンバータ１０、１１、１２によりアナログに戻されて
出力される。補正データ書き込み状態は垂直同期信号５
１が入力される度に行なわれる。
コンバータ１、２、３により８ビットデジタル化された
Ｒ、Ｇ、Ｂの信号がセレクタ４、５、６を経由してルッ
クアップテーブル７、８、９のアドレスとして入力さ
れ、データ側から補正されたデータが出力され、Ｄ／Ａ
コンバータ１０、１１、１２によりアナログに戻されて
出力される。補正データ書き込み状態は垂直同期信号５
１が入力される度に行なわれる。
【００２８】以上説明したように、本実施例のビデオ信
号処理装置は、垂直ブランキングの度に補正データの書
き込みを行うため、映像表示中にノイズなどによりルッ
クアップテーブルの内容が破壊されても、次回のフィー
ルドにて復帰が可能である。
号処理装置は、垂直ブランキングの度に補正データの書
き込みを行うため、映像表示中にノイズなどによりルッ
クアップテーブルの内容が破壊されても、次回のフィー
ルドにて復帰が可能である。
【００２９】また、映像補正データ格納ＲＯＭからルッ
クアップテーブルへのデータ書き込み用のアドレスおよ
び書き込みタイミングをＡ／Ｄコンバータのサンプリン
グクロックから生成するため、マイクロコンピュータ等
の特別な部品を必要とせず、安価にシステムを構成する
ことが可能である。さらに、アドレスの上位ビットのレ
ベルを切り替えることにより簡単に補正データを切り替
えることができる等の効果を有する。
クアップテーブルへのデータ書き込み用のアドレスおよ
び書き込みタイミングをＡ／Ｄコンバータのサンプリン
グクロックから生成するため、マイクロコンピュータ等
の特別な部品を必要とせず、安価にシステムを構成する
ことが可能である。さらに、アドレスの上位ビットのレ
ベルを切り替えることにより簡単に補正データを切り替
えることができる等の効果を有する。
【００３０】尚、上述の実施例は本発明の好適な実施例
ではあるが本発明はこれに限定されるものではなく本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。
ではあるが本発明はこれに限定されるものではなく本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。
【００３１】
【発明の効果】以上の説明より明かなように、本発明の
ビデオ信号処理装置は、映像ガンマ補正用の補正データ
を予め記憶しておき、Ａ／Ｄ変換、ガンマ補正の動作タ
イミング用のサンプリングクロックを生成し、このサン
プリングクロックの位相と水平同期信号との位相差を検
出する。さらに、サンプリングクロックを所定の分周比
にて分周し、補正データをルックアップテーブルへ書き
込むためのタイミングパルスを生成し、垂直同期信号と
タイミングパルスとの同期を検出する。この手順による
サンプリングクロックを利用して、垂直ブランキング期
間中に補正データのルックアップテーブルへの書き込み
を実行する。よって、補正データのルックアップテーブ
ルへの書き込みを、垂直ブランキング期間中に、より単
純なロジック回路構成で行うことが可能となる。
ビデオ信号処理装置は、映像ガンマ補正用の補正データ
を予め記憶しておき、Ａ／Ｄ変換、ガンマ補正の動作タ
イミング用のサンプリングクロックを生成し、このサン
プリングクロックの位相と水平同期信号との位相差を検
出する。さらに、サンプリングクロックを所定の分周比
にて分周し、補正データをルックアップテーブルへ書き
込むためのタイミングパルスを生成し、垂直同期信号と
タイミングパルスとの同期を検出する。この手順による
サンプリングクロックを利用して、垂直ブランキング期
間中に補正データのルックアップテーブルへの書き込み
を実行する。よって、補正データのルックアップテーブ
ルへの書き込みを、垂直ブランキング期間中に、より単
純なロジック回路構成で行うことが可能となる。
【００３２】さらに、サンプリングクロックを計数しア
ドレスを発生し、アドレスの上位ビットのレベルを切り
替えることにより使用する補正データのチャネルを切り
替える。よって、複数種類の補正デ−タのルックアップ
テーブルへの書き込みが可能となると共に、補正データ
の選択切替え設定が可能となる。また、ルックアップテ
ーブルへの補正データの書き込みを、垂直ブランキング
期間毎に行うため補正データは定常的にリライトされ
る。よって、ノイズ等によって補正データが変化しても
逐次更新され、補正動作は正常に維持される。
ドレスを発生し、アドレスの上位ビットのレベルを切り
替えることにより使用する補正データのチャネルを切り
替える。よって、複数種類の補正デ−タのルックアップ
テーブルへの書き込みが可能となると共に、補正データ
の選択切替え設定が可能となる。また、ルックアップテ
ーブルへの補正データの書き込みを、垂直ブランキング
期間毎に行うため補正データは定常的にリライトされ
る。よって、ノイズ等によって補正データが変化しても
逐次更新され、補正動作は正常に維持される。
【図１】本発明のビデオ信号処理装置の一実施例を示す
回路構成ブロック図である。
回路構成ブロック図である。
【図２】図１の補正データ格納ＲＯＭに格納する補正デ
ータの一例を示すメモリマップである。
ータの一例を示すメモリマップである。
【図３】図１の映像補正データ書き込み回路の詳細構成
例を示す回路図である。
例を示す回路図である。
【図４】図３の映像補正データ書き込み回路のタイミン
グチャートである。
グチャートである。
【図５】従来のビデオ信号処理装置の回路構成ブロック
図である。
図である。
１、２、３ Ａ／Ｄコンバータ ４、５、６ （８ビット）セレクタ ７、８、９ ルックアップテーブル １０、１１、１２ Ｄ／Ａコンバータ １３ ＶＣＯ １４ ＬＰＦ １５ 位相比較器 １６ 分周器 １７ 補正データ格納メモリ １８ 映像補正データ書き込み回路 １９ デコーダ ２０ スイッチ ３１、３２ Ｄ−ＦＦ ３３ ＡＮＤ ３４ ＮＯＴ ３５、３６ Ｄ−ＦＦ ３７ 分周器 ３８ ＮＡＮＤ ３９ ＪＫ−ＦＦ ４０ ＯＲ ４１ ＡＮＤ ４２ Ｄ−ＦＦ ４３ カウンタ ４４ Ｄラッチ ４５ デコーダ ５０ アドレスバス ５１ 垂直同期信号 ５２ ＣＬＫ ５３ デ−タバス ６０ エッジ検出回路
Claims (3)
- 【請求項１】 映像信号をＡ／Ｄ変換しルックアップテ
ーブルを利用して映像ガンマ補正を行うビデオ信号処理
装置において、 前記映像ガンマ補正用の補正データを予め記憶しておく
記憶手段と、 前記Ａ／Ｄ変換、前記ガンマ補正の動作タイミング用の
サンプリングクロックを生成するクロック生成手段と、 前記サンプリングクロックの位相と前記映像信号の水平
同期信号との位相差を検出する位相比較手段と、 前記サンプリングクロックを所定の分周比にて分周し前
記補正データを前記記憶手段から読出し、前記ルックア
ップテーブルへ書き込むためのタイミングパルスを生成
する分周手段と、 前記映像信号の垂直同期信号を検出する同期検出手段と
を有し、 前記サンプリングクロックを利用して前記ルックアップ
テーブルへ書き込むためのタイミングパルスを生成し、
垂直ブランキング期間中に前記補正デ−タを前記ルック
アップテーブルヘ書き込むことを特徴とするビデオ信号
処理装置。 - 【請求項２】 前記ビデオ信号処理装置は、さらに前記
サンプリングクロックを計数しアドレスを発生するカウ
ンタ手段と、前記アドレスの上位ビットのレベルを切り
替えることにより使用する前記補正データのチャネルを
切り替えるチャネル選択手段とを有し、前記アドレスに
対応する前記補正データの前記ルックアップテーブルへ
の書き込みおよび選択を可能としたことを特徴とする請
求項１記載のビデオ信号処理装置。 - 【請求項３】 前記ルックアップテーブルへの前記補正
データの書き込みは、前記垂直ブランキング期間毎に行
なわれることを特徴とする請求項１または２記載のビデ
オ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039519A JPH08237519A (ja) | 1995-02-28 | 1995-02-28 | ビデオ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039519A JPH08237519A (ja) | 1995-02-28 | 1995-02-28 | ビデオ信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237519A true JPH08237519A (ja) | 1996-09-13 |
Family
ID=12555300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039519A Pending JPH08237519A (ja) | 1995-02-28 | 1995-02-28 | ビデオ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08237519A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002182608A (ja) * | 2000-12-12 | 2002-06-26 | Sony Corp | ゲインコントロール回路およびそれを用いた表示装置 |
| JP2009180782A (ja) * | 2008-01-29 | 2009-08-13 | Kyocera Corp | 画像表示装置、および画像表示装置における変換ルールの置換方法 |
| US20110148911A1 (en) * | 2009-12-17 | 2011-06-23 | Rohm Co., Ltd. | Image processing circuit |
| US8248337B2 (en) | 2005-06-09 | 2012-08-21 | Sharp Kabushiki Kaisha | Video signal processing method, video signal processing apparatus, and display apparatus |
| US9367315B2 (en) | 2009-11-04 | 2016-06-14 | Renesas Electronics Corporation | Image processing semiconductor device and image processing device |
-
1995
- 1995-02-28 JP JP7039519A patent/JPH08237519A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002182608A (ja) * | 2000-12-12 | 2002-06-26 | Sony Corp | ゲインコントロール回路およびそれを用いた表示装置 |
| US8248337B2 (en) | 2005-06-09 | 2012-08-21 | Sharp Kabushiki Kaisha | Video signal processing method, video signal processing apparatus, and display apparatus |
| JP2009180782A (ja) * | 2008-01-29 | 2009-08-13 | Kyocera Corp | 画像表示装置、および画像表示装置における変換ルールの置換方法 |
| US9367315B2 (en) | 2009-11-04 | 2016-06-14 | Renesas Electronics Corporation | Image processing semiconductor device and image processing device |
| US9836247B2 (en) | 2009-11-04 | 2017-12-05 | Renesas Electronics Corporation | Image processing semiconductor device and image processing device |
| US10037169B2 (en) | 2009-11-04 | 2018-07-31 | Renesas Electronics Corporation | Image processing semiconductor device and image processing device |
| US20110148911A1 (en) * | 2009-12-17 | 2011-06-23 | Rohm Co., Ltd. | Image processing circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |