JPH0132720B2 - - Google Patents
Info
- Publication number
- JPH0132720B2 JPH0132720B2 JP54166227A JP16622779A JPH0132720B2 JP H0132720 B2 JPH0132720 B2 JP H0132720B2 JP 54166227 A JP54166227 A JP 54166227A JP 16622779 A JP16622779 A JP 16622779A JP H0132720 B2 JPH0132720 B2 JP H0132720B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line
- circuit
- main memory
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
この発明はVTRの再生系に適用して好適な時
間軸補正装置（TBC）に関する。
間軸補正装置（TBC）に関する。
時間軸補正装置に設けられた主メモリに対する
再生ビデオ信号の書込み及び読出しの各スタート
タイミングを決定するスタートパルスは、従来に
おいては水平同期信号SHと副搬送波信号SCとに基
いて形成されていた。書込みのスタートパルスに
ついて第１図を参照して説明する。
再生ビデオ信号の書込み及び読出しの各スタート
タイミングを決定するスタートパルスは、従来に
おいては水平同期信号SHと副搬送波信号SCとに基
いて形成されていた。書込みのスタートパルスに
ついて第１図を参照して説明する。
図は書込み側において必要な各種のパルス形成
回路１０の一例であつて、再生ビデオ信号は同期
分離回路１に供給されて水平同期信号HPとバー
スト信号SBが分離され、分離された水平同期信
号HPはAFC回路２に供給される。このAFC回路
２からは周波数制御された水平同期信号HPと副
搬送波信号（周波数fSCは3.58MHz）SCが出力さ
れ、副搬送波信号SCはバースト信号SBとともに
APC回路３に供給されてこれよりバースト信号
SBに位相ロツクされたこの例では4fSCの書込みク
ロツクパルスWCPが形成される。
回路１０の一例であつて、再生ビデオ信号は同期
分離回路１に供給されて水平同期信号HPとバー
スト信号SBが分離され、分離された水平同期信
号HPはAFC回路２に供給される。このAFC回路
２からは周波数制御された水平同期信号HPと副
搬送波信号（周波数fSCは3.58MHz）SCが出力さ
れ、副搬送波信号SCはバースト信号SBとともに
APC回路３に供給されてこれよりバースト信号
SBに位相ロツクされたこの例では4fSCの書込みク
ロツクパルスWCPが形成される。
書込みクロツクパルスWCPは分周用のカウン
タ４にて1/4に分周されて、副搬送波信号SCとな
されたのち、位相反転制御回路５に供給される
が、これにはカウンタ６にて1/2に分周された水
平同期信号が制御パルスHCとして供給されてお
り、１水平周期Ｈごとに副搬送波信号SCの位相
が反転制御される。この位相制御はNTSC方式に
よれば副搬送波信号SCの位相が1Hごとに反転す
る関係にあるから、これを常に同相とするために
行なわれるものである。
タ４にて1/4に分周されて、副搬送波信号SCとな
されたのち、位相反転制御回路５に供給される
が、これにはカウンタ６にて1/2に分周された水
平同期信号が制御パルスHCとして供給されてお
り、１水平周期Ｈごとに副搬送波信号SCの位相
が反転制御される。この位相制御はNTSC方式に
よれば副搬送波信号SCの位相が1Hごとに反転す
る関係にあるから、これを常に同相とするために
行なわれるものである。
位相制御された副搬送波信号SC′は水平同期信
号HPとともに書込みスタートパルスWSPの形成
回路７に供給され、水平同期信号HPから所定サ
イクル後の副搬送波信号SC′に同期してスタート
パルスWSPが形成される。
号HPとともに書込みスタートパルスWSPの形成
回路７に供給され、水平同期信号HPから所定サ
イクル後の副搬送波信号SC′に同期してスタート
パルスWSPが形成される。
なお、制御パルスHCは主メモリの書込みアド
レスWAとしても用いられる。
レスWAとしても用いられる。
さて、このような手段によつてスタートパルス
WSPを形成すれば副搬送波信号SCに1/2のオフ
セツト周波数1/2fHがあつてもこれを位相反転す
ることで、1/2オフセツトを除去でき、奇数、偶
数ラインに拘わらず、常に一定位相のスタートパ
ルスWSPを形成でき、書込みスタート位置が固
定される。
WSPを形成すれば副搬送波信号SCに1/2のオフ
セツト周波数1/2fHがあつてもこれを位相反転す
ることで、1/2オフセツトを除去でき、奇数、偶
数ラインに拘わらず、常に一定位相のスタートパ
ルスWSPを形成でき、書込みスタート位置が固
定される。
しかし、この構成ではこのようなスタート位置
が固定されるのは、水平同期信号HPの連続性が
担保されている場合に限られ、例えばスロー再
生、スチル再生などのように同一トラツクを繰返
し再正するような場合でトラツク間において水平
同期信号HPが0.5Hだけずれて不連続になつたと
き、あるいは再生ビデオ信号の入力レベルが低く
同期抜けが起きて不連続になつたようなときに
は、いずれも書込みスタート位置が狂つてしま
う。
が固定されるのは、水平同期信号HPの連続性が
担保されている場合に限られ、例えばスロー再
生、スチル再生などのように同一トラツクを繰返
し再正するような場合でトラツク間において水平
同期信号HPが0.5Hだけずれて不連続になつたと
き、あるいは再生ビデオ信号の入力レベルが低く
同期抜けが起きて不連続になつたようなときに
は、いずれも書込みスタート位置が狂つてしま
う。
その理由は、副搬送波信号SCの位相反転用に
制御パルスHCが水平同期信号HPに基いて形成
されたものであるからである。そして、水平同期
の不連続による位相反転周期のずれはAFCの引
込み動作が終了しても変らないので、水平方向へ
の画面のずれは以後補正されることがない。
制御パルスHCが水平同期信号HPに基いて形成
されたものであるからである。そして、水平同期
の不連続による位相反転周期のずれはAFCの引
込み動作が終了しても変らないので、水平方向へ
の画面のずれは以後補正されることがない。
そこで、この発明はこのような従来装置のもつ
欠点を一掃した新規な時間軸補正装置を提案する
ものである。
欠点を一掃した新規な時間軸補正装置を提案する
ものである。
第２図はこの発明に係る時間軸補正装置の概要
を示す系統図であつて、再生ビデオ信号はＡ−Ｄ
変換器１１にデジタル信号に変換され、これが主
メモリ回路２０に書込まれる。主メモリ回路２０
は１水平ラインを記憶単位として８水平ラインを
記憶するシフトレジスタにより構成されている。
各記憶単位はアドレス（これをラインアドレスと
称する）を有しており、どの記憶単位を書込みあ
るいは読出すかはラインアドレスを指示する信号
である書込みアドレスWAおよび読出しアドレス
RAによつて一意的に決まる。この書込みアドレ
スWAおよび読出しアドレスRAは制御回路１２
から出力されている。主メモリ回路２０より読出
されたデジタル信号はＤ−Ａ変換器１３にてアナ
ログ信号に変換されたのち、クロマインバータ３
０に供給される。
を示す系統図であつて、再生ビデオ信号はＡ−Ｄ
変換器１１にデジタル信号に変換され、これが主
メモリ回路２０に書込まれる。主メモリ回路２０
は１水平ラインを記憶単位として８水平ラインを
記憶するシフトレジスタにより構成されている。
各記憶単位はアドレス（これをラインアドレスと
称する）を有しており、どの記憶単位を書込みあ
るいは読出すかはラインアドレスを指示する信号
である書込みアドレスWAおよび読出しアドレス
RAによつて一意的に決まる。この書込みアドレ
スWAおよび読出しアドレスRAは制御回路１２
から出力されている。主メモリ回路２０より読出
されたデジタル信号はＤ−Ａ変換器１３にてアナ
ログ信号に変換されたのち、クロマインバータ３
０に供給される。
クロマインバータ３０は必要時に色副搬送波の
位相を反転するために設けられたもので、例えば
スロー再生、スチル再生などの変速再生モードの
とき再生ビデオ信号の色副搬送波の位相が反転し
てしまうことがあり、そのようなときにこの回路
が使用される。３１は輝度信号Ｙとクロマ信号Ｃ
の分離回路で、分離されたクロマ信号と、インバ
ータ３２にて位相反転されたクロマ信号とがス
イツチング回路３３にてライン単位で交互にスイ
ツチングされ、その出力が合成器３４にて輝度信
号Ｙに合成される。後段のスイツチング回路３５
は変速再生モードのとき合成器３４の出力に切換
えるためのものである。
位相を反転するために設けられたもので、例えば
スロー再生、スチル再生などの変速再生モードの
とき再生ビデオ信号の色副搬送波の位相が反転し
てしまうことがあり、そのようなときにこの回路
が使用される。３１は輝度信号Ｙとクロマ信号Ｃ
の分離回路で、分離されたクロマ信号と、インバ
ータ３２にて位相反転されたクロマ信号とがス
イツチング回路３３にてライン単位で交互にスイ
ツチングされ、その出力が合成器３４にて輝度信
号Ｙに合成される。後段のスイツチング回路３５
は変速再生モードのとき合成器３４の出力に切換
えるためのものである。
また、１５は基準信号の発生回路を示し、これ
より読出し時に使用する基準の水平同期信号
REF・HP及び副搬送波信号REF・SCが出力さ
れ、これらは読出側における各種パルスの形成回
路４０に供給される。１７は書込み時のライン判
別信号を記憶するメモリ回路である。NTSC方式
においては、副搬送波信号の位相は1Hごとに反
転する関係にある。ライン判別信号は、この反転
状態を表わす信号である。メモリ回路１７は、主
メモリ回路２０の記憶単位数と同数の記憶容量を
持ち、この場合、８水平ライン分のライン判別信
号を記憶する。このメモリ回路１７の書込みおよ
び読出しは主メモリ回路２０の制御信号である書
込みアドレスWAおよび読出しアドレスRAによ
つて制御される。読出されたライン判別信号は、
読出しスタートパルスのタイミングを決定するた
めの制御に用いられる。
より読出し時に使用する基準の水平同期信号
REF・HP及び副搬送波信号REF・SCが出力さ
れ、これらは読出側における各種パルスの形成回
路４０に供給される。１７は書込み時のライン判
別信号を記憶するメモリ回路である。NTSC方式
においては、副搬送波信号の位相は1Hごとに反
転する関係にある。ライン判別信号は、この反転
状態を表わす信号である。メモリ回路１７は、主
メモリ回路２０の記憶単位数と同数の記憶容量を
持ち、この場合、８水平ライン分のライン判別信
号を記憶する。このメモリ回路１７の書込みおよ
び読出しは主メモリ回路２０の制御信号である書
込みアドレスWAおよび読出しアドレスRAによ
つて制御される。読出されたライン判別信号は、
読出しスタートパルスのタイミングを決定するた
めの制御に用いられる。
第３図はこの発明に係る時間軸補正装置の要部
の一例を示す系統図で、第１図と重複する部分に
は同一の符号を付す。
の一例を示す系統図で、第１図と重複する部分に
は同一の符号を付す。
書込み側のパルス形成回路１０にあつて、
AFC回路２より出力された水平同期信号HPは可
変遅延回路２１にて所定量遅延された上でＤ型フ
リツプフロツプ回路２２のＤ端子に供給される。
そして、この回路２２のクロツクとしてAPC回
路３で形成された2nfSC（ｎは正の整数、この例で
はｎ＝１である）のクロツクパルスCKPが供給
され、従つてこの回路２２からはクロツクパルス
CKPに同期したスタートパルスWSPが得られる。
AFC回路２より出力された水平同期信号HPは可
変遅延回路２１にて所定量遅延された上でＤ型フ
リツプフロツプ回路２２のＤ端子に供給される。
そして、この回路２２のクロツクとしてAPC回
路３で形成された2nfSC（ｎは正の整数、この例で
はｎ＝１である）のクロツクパルスCKPが供給
され、従つてこの回路２２からはクロツクパルス
CKPに同期したスタートパルスWSPが得られる。
なお、この例ではクロツクパルスCKPと遅延
された水平同期信号DHPがAPCループ２３を構
成する位相比較器２４にて位相比較され、その出
力がローパスフイルタ２５を通じて可変遅延回路
２１に供給されて、比較出力に応じて遅延量が可
変される。
された水平同期信号DHPがAPCループ２３を構
成する位相比較器２４にて位相比較され、その出
力がローパスフイルタ２５を通じて可変遅延回路
２１に供給されて、比較出力に応じて遅延量が可
変される。
このようにスタートパルスWSPを形成するに
当つて、フリツプフロツプ回路２２のクロツクと
して2fSCのクロツクパルスCKPを使用すれば、1/
２オフセツト周波数がなくなるので、このクロツ
クパルスCKPに位相反転処理を施さなくても、
各水平周期の頭でクロツクパルスCKPの位相が
揃うことになる。そのため、水平周期が不連続に
なつても、少くともその次の水平同期信号DHP
での頭の部分の位相は、不連続になる前の水平同
期信号DHPの頭の部分の位相に必ず一致する。
従つてスタートパルスWSPの位置は不動である。
当つて、フリツプフロツプ回路２２のクロツクと
して2fSCのクロツクパルスCKPを使用すれば、1/
２オフセツト周波数がなくなるので、このクロツ
クパルスCKPに位相反転処理を施さなくても、
各水平周期の頭でクロツクパルスCKPの位相が
揃うことになる。そのため、水平周期が不連続に
なつても、少くともその次の水平同期信号DHP
での頭の部分の位相は、不連続になる前の水平同
期信号DHPの頭の部分の位相に必ず一致する。
従つてスタートパルスWSPの位置は不動である。
さて、クロツクパルスCKPとして上述のよう
に2fSCの周波数に選んだ場合には、このクロツク
パルスCKPと水平同期信号DHPとからでは主メ
モリ２０に書込んでいる水平ラインが奇数ライン
か、偶数ラインかを判別できないため、この発明
では主メモリ回路２０にビデオ信号の水平ライン
を書き込むと同時に主メモリ回路２０に書き込ま
れる水平ラインのライン判別を行う。
に2fSCの周波数に選んだ場合には、このクロツク
パルスCKPと水平同期信号DHPとからでは主メ
モリ２０に書込んでいる水平ラインが奇数ライン
か、偶数ラインかを判別できないため、この発明
では主メモリ回路２０にビデオ信号の水平ライン
を書き込むと同時に主メモリ回路２０に書き込ま
れる水平ラインのライン判別を行う。
そのため、クロツクパルスCKPは1/2分周用カ
ウンタ２７に供給され、その分周パルスとスター
トパルスWSPがライン判別信号WLCの形成回路
２８に供給される。分周パルスは周波数fSCであ
るから、水平周期ごとにその頭の部分の位相が反
転するため、ライン情報を有する。従つて、この
形成回路２８より水平周期ごとに位相が反転する
１／２水平周期信号周波数のライン判別信号WLCが
形成される。
ウンタ２７に供給され、その分周パルスとスター
トパルスWSPがライン判別信号WLCの形成回路
２８に供給される。分周パルスは周波数fSCであ
るから、水平周期ごとにその頭の部分の位相が反
転するため、ライン情報を有する。従つて、この
形成回路２８より水平周期ごとに位相が反転する
１／２水平周期信号周波数のライン判別信号WLCが
形成される。
このライン判別信号WLCは、メモリ回路１７
に一旦記憶された後、主メモリ回路２０の読出し
側に送られる。メモリ回路１７は、主メモリ回路
２０の記憶単位数と同数の８水平ライン分の記憶
容量を持ち、主メモリ回路２０の制御に用いられ
ているのと同じ書込みアドレスWAおよび読出し
アドレスRAによつて書込みおよび読出しが行な
われるので、このメモリ回路１７の出力は、主メ
モリ回路２０から出力される水平ラインのライン
情報に常に対応したものとなつている。メモリ回
路１７から出力されたライン判別信号WLCは、
読出しスタートパルスの形成に用いられる基準副
搬送波信号REF・SCの位相反転制御に使われる。
に一旦記憶された後、主メモリ回路２０の読出し
側に送られる。メモリ回路１７は、主メモリ回路
２０の記憶単位数と同数の８水平ライン分の記憶
容量を持ち、主メモリ回路２０の制御に用いられ
ているのと同じ書込みアドレスWAおよび読出し
アドレスRAによつて書込みおよび読出しが行な
われるので、このメモリ回路１７の出力は、主メ
モリ回路２０から出力される水平ラインのライン
情報に常に対応したものとなつている。メモリ回
路１７から出力されたライン判別信号WLCは、
読出しスタートパルスの形成に用いられる基準副
搬送波信号REF・SCの位相反転制御に使われる。
なお、この実施例では、主メモリ回路２０およ
びメモリ回路１７の書込みおよび読出しのライン
アドレスを指示する書込みアドレスWAおよび読
出しアドレスRAは３ビツトデータで構成されて
いる。この３ビツトデータのうちのLSBには、
１ライン毎に極性が反転するデータが求められる
が、実施例では、書込みアドレスWAのLBSには
AFC回路２より出力された水平同期信号HPを分
周用カウンタ２９にて1/2分周した信号を用い、
読出しアドレスRAのLSBには基準水平同期信号
REF・HPを分周用カウンタ６８にて1/2分周し
た信号が用いられる。書込みアドレスWAおよび
読出しアドレスRAの残りの上位２ビツトのデー
タは、従来と同じく制御回路１２で形成される。
びメモリ回路１７の書込みおよび読出しのライン
アドレスを指示する書込みアドレスWAおよび読
出しアドレスRAは３ビツトデータで構成されて
いる。この３ビツトデータのうちのLSBには、
１ライン毎に極性が反転するデータが求められる
が、実施例では、書込みアドレスWAのLBSには
AFC回路２より出力された水平同期信号HPを分
周用カウンタ２９にて1/2分周した信号を用い、
読出しアドレスRAのLSBには基準水平同期信号
REF・HPを分周用カウンタ６８にて1/2分周し
た信号が用いられる。書込みアドレスWAおよび
読出しアドレスRAの残りの上位２ビツトのデー
タは、従来と同じく制御回路１２で形成される。
続いて、読出側のパルス形成回路４０について
説明する。
説明する。
６０は読出しスタートパルスRSPの形成回路
で、書込み側と同じく、可変遅延回路６１と、Ｄ
型フリツプフロツプ回路６２、それにAPCルー
プ６３を構成する位相比較器６４とローパスフイ
ルタ６５とで構成される。そして、読出し側では
フリツプフロツプ回路６２のクロツクとして副搬
送波信号REF・SCそのものが使用される。とこ
ろで読出しスタートパルスRSPの位相は、書込
みスタートパルスWSPと同じように、水平ライ
ン上に常に一定の位置に形成しなければならな
い。そこで、位相反転回路６７によつて基準副搬
送波信号REF・SCの位相を１ラインおきに反転
してライン相互に同位相に揃える。これにより、
APC回路６３が位相制御すべき水平同期信号−
副搬送波信号の位相関係が特定されるので、フリ
ツプフロツプ回路６２の出力の読出しスタートパ
ルスRSPは、水平ライン上の常に一定の位置に
形成されることになる。
で、書込み側と同じく、可変遅延回路６１と、Ｄ
型フリツプフロツプ回路６２、それにAPCルー
プ６３を構成する位相比較器６４とローパスフイ
ルタ６５とで構成される。そして、読出し側では
フリツプフロツプ回路６２のクロツクとして副搬
送波信号REF・SCそのものが使用される。とこ
ろで読出しスタートパルスRSPの位相は、書込
みスタートパルスWSPと同じように、水平ライ
ン上に常に一定の位置に形成しなければならな
い。そこで、位相反転回路６７によつて基準副搬
送波信号REF・SCの位相を１ラインおきに反転
してライン相互に同位相に揃える。これにより、
APC回路６３が位相制御すべき水平同期信号−
副搬送波信号の位相関係が特定されるので、フリ
ツプフロツプ回路６２の出力の読出しスタートパ
ルスRSPは、水平ライン上の常に一定の位置に
形成されることになる。
基準副搬送波信号REF・SCの位相を反転する
位相反転回路６７には例えば２入力イクスクルー
シブオア回路が用いられ、一方の入力には基準副
搬送波信号REF・SC、他方の入力には反転制御
信号がそれぞれ入力される。したがつて、２入力
イクスクルーシブオア回路出力には、周知のよう
に、反転制御信号の極性に応じた基準副搬送波信
号が出力される。この反転制御信号には、定速再
生モードではメモリ回路１７を介して読出側に送
られてきたライン判別信号WLCが用いられる。
これによつて、読出しスタートパルスRSDが作
られる基準副搬送波信号REF・SCの位相は、書
込みスタートパルスWSPが作られた再生副搬送
波信号の位相と一致することになる。つまり、書
込みスタートパルスWSPを作つたのと同じ副搬
送波信号位相で読出しスタートパルスRSPが作
られることになる。したがつて、このような読出
しスタートパルスRSPによつて読み出された主
メモリ回路２０出力のカラー位相の連続性は正確
に保たれる。このように、読出し側においては、
基準副搬送波信号REF・SCの位相を反転するか
否かによつて読出しスタートパルスRSPの位相
を制御している。変速再生モードでも同じであ
る。但し、このモードでは基準の水平同期信号
REF・HPをカウンタ６８で1/2に分周して得た
ライン判別信号RLCで位相反転回路６７を制御
している。SWがそのための切換スイツチであ
る。
位相反転回路６７には例えば２入力イクスクルー
シブオア回路が用いられ、一方の入力には基準副
搬送波信号REF・SC、他方の入力には反転制御
信号がそれぞれ入力される。したがつて、２入力
イクスクルーシブオア回路出力には、周知のよう
に、反転制御信号の極性に応じた基準副搬送波信
号が出力される。この反転制御信号には、定速再
生モードではメモリ回路１７を介して読出側に送
られてきたライン判別信号WLCが用いられる。
これによつて、読出しスタートパルスRSDが作
られる基準副搬送波信号REF・SCの位相は、書
込みスタートパルスWSPが作られた再生副搬送
波信号の位相と一致することになる。つまり、書
込みスタートパルスWSPを作つたのと同じ副搬
送波信号位相で読出しスタートパルスRSPが作
られることになる。したがつて、このような読出
しスタートパルスRSPによつて読み出された主
メモリ回路２０出力のカラー位相の連続性は正確
に保たれる。このように、読出し側においては、
基準副搬送波信号REF・SCの位相を反転するか
否かによつて読出しスタートパルスRSPの位相
を制御している。変速再生モードでも同じであ
る。但し、このモードでは基準の水平同期信号
REF・HPをカウンタ６８で1/2に分周して得た
ライン判別信号RLCで位相反転回路６７を制御
している。SWがそのための切換スイツチであ
る。
カウンタ６８で得たライン判別信号RLCは読
出しアドレスRAのLSBとしても使用され、この
ライン判別信号RLCとメモリ回路１７から出力
されたライン判別信号WLCとが相異する場合に
は、第２図に示すクロマインバータ３０を働かせ
る。そのため、イクスクルーシブオア回路６９が
設けられ、双方のライン判別信号の極性の一致、
不一致が検出され、極性が一致していないときに
はオア回路６９の出力でスイツチング回路３が制
御される。
出しアドレスRAのLSBとしても使用され、この
ライン判別信号RLCとメモリ回路１７から出力
されたライン判別信号WLCとが相異する場合に
は、第２図に示すクロマインバータ３０を働かせ
る。そのため、イクスクルーシブオア回路６９が
設けられ、双方のライン判別信号の極性の一致、
不一致が検出され、極性が一致していないときに
はオア回路６９の出力でスイツチング回路３が制
御される。
以上説明したようにこの発明では副搬送波の
2n倍のクロツクパルスCKPに基いて書込みスタ
ート位置を決定し、またライン判別信号で読出し
スタート位置を決定するようにしたので、水平周
期が不連続になつても書込み、読出しスタート位
置が不動で、画面が水平方向にずれたり、場合に
よつては生ずる色はずれが起きたりすることはな
い。
2n倍のクロツクパルスCKPに基いて書込みスタ
ート位置を決定し、またライン判別信号で読出し
スタート位置を決定するようにしたので、水平周
期が不連続になつても書込み、読出しスタート位
置が不動で、画面が水平方向にずれたり、場合に
よつては生ずる色はずれが起きたりすることはな
い。
なお、上述した実施例ではAFC回路２の出力
をスタートパルス形成回路７に供給したが、
AFC制御する前の水平同期信号HPを供給しても
よい。
をスタートパルス形成回路７に供給したが、
AFC制御する前の水平同期信号HPを供給しても
よい。
第１図は従来の時間軸補正装置に使用されてい
るパルス形成回路の一例を示す系統図、第２図は
この発明に係る時間軸補正装置の概要を示す系統
図、第３図はその要部の一例を示す系統図であ
る。 １０，４０はパルス形成回路、２０は主メモ
リ、１１，１３は変換器、７は書込みスタートパ
ルスWSPの形成回路、６０は読出しスタートパ
ルスRSPの形成回路、１７はライン判別信号の
メモリ回路、３０はクロマインバータである。
るパルス形成回路の一例を示す系統図、第２図は
この発明に係る時間軸補正装置の概要を示す系統
図、第３図はその要部の一例を示す系統図であ
る。 １０，４０はパルス形成回路、２０は主メモ
リ、１１，１３は変換器、７は書込みスタートパ
ルスWSPの形成回路、６０は読出しスタートパ
ルスRSPの形成回路、１７はライン判別信号の
メモリ回路、３０はクロマインバータである。
Claims (1)
- 【特許請求の範囲】 １ １水平ラインに対応する記憶容量を単位とし
て複数単位の記憶容量を持ち、各記憶単位はライ
ンアドレス信号によつて書込みと読出しが指示さ
れるような主メモリを有し、上記主メモリへ書込
むビデオ信号の書込み開始位置を決定する書込み
スタートパルスを再生水平同期信号と再生副搬送
波信号とに基づいて形成すると共に、上記主メモ
リから読出すビデオ信号の基準信号に対する読出
し開始位置を決定する読出しスタートパルスを上
記基準信号に関連する基準水平同期信号と基準副
搬送波信号とに基づいて形成するようにした時間
軸補正装置において、 上記書込みスタートパルス形成用に上記再生副
搬送波信号の2n（ｎ≧１）倍の周波数の信号を用
いると共に、 上記再生副搬送波信号と上記書込みスタートパ
ルスとに基づいて上記再生副搬送波信号のライン
位相を判別するライン判別回路と、 上記主メモリの上記記憶単位数に対応する記憶
容量を持ち、上記主メモリの上記ラインアドレス
信号に対応するアドレス信号によつて、上記ライ
ン判別回路より出力されるライン判別信号を書込
み、読出しするライン判別信号用メモリと、 上記ライン判別信号用メモリから読出されたラ
イン判別信号によつて、上記読出しスタートパル
スを形成するために用いられる上記基準副搬送波
信号の位相を反転する位相反転回路とを備えたこ
とを特徴とする時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16622779A JPS5689188A (en) | 1979-12-20 | 1979-12-20 | Time base correcting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16622779A JPS5689188A (en) | 1979-12-20 | 1979-12-20 | Time base correcting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5689188A JPS5689188A (en) | 1981-07-20 |
| JPH0132720B2 true JPH0132720B2 (ja) | 1989-07-10 |
Family
ID=15827461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16622779A Granted JPS5689188A (en) | 1979-12-20 | 1979-12-20 | Time base correcting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5689188A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900001769B1 (ko) * | 1984-06-26 | 1990-03-19 | 가부시끼가이샤 히다찌세이사꾸쇼 | 영상신호 재생장치의 스큐왜곡 보정회로 |
| US4717950A (en) * | 1985-10-17 | 1988-01-05 | Ampex Corporation | Signal phase control by memory cycle read/write groups unlock |
| US4716454A (en) * | 1985-10-17 | 1987-12-29 | Ampex Corporation | Chroma phase word encode/decode in a video processing system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652987A (en) * | 1979-10-05 | 1981-05-12 | Nec Corp | Time error correcting unit |
-
1979
- 1979-12-20 JP JP16622779A patent/JPS5689188A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652987A (en) * | 1979-10-05 | 1981-05-12 | Nec Corp | Time error correcting unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5689188A (en) | 1981-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6246110B2 (ja) | ||
| JPS6359195A (ja) | 磁気記録再生装置 | |
| JPS6059792B2 (ja) | カラ−映像信号処理装置 | |
| US4376291A (en) | Method of compensating time faults in a digital color television signal | |
| JP2757505B2 (ja) | 時間軸補正装置 | |
| JPH0564171A (ja) | デイジタルビデオ・オーデイオ信号伝送方式及びデイジタルオーデイオ信号再生方法 | |
| JPH0712229B2 (ja) | 時間軸補正装置 | |
| JPH0132720B2 (ja) | ||
| JPH0636614B2 (ja) | 時間軸誤差補正装置 | |
| US4774594A (en) | Apparatus for reproducing component color video signals time-axis compressed on a recording medium using write clock signals centered between read clock signals | |
| JPH07177536A (ja) | ディジタルタイムベースコレクタ | |
| JPH03186090A (ja) | ビデオ信号再生装置 | |
| US4760468A (en) | Color video signal recording and reproducing apparatus | |
| JPH08237519A (ja) | ビデオ信号処理装置 | |
| KR970006304B1 (ko) | 시간축보정장치 | |
| JP3056555B2 (ja) | 時間軸誤差補正用基準信号記録及び再生回路 | |
| JP2645860B2 (ja) | フイールドメモリ装置 | |
| JPS6257155B2 (ja) | ||
| JP2844765B2 (ja) | ビデオ信号再生装置 | |
| JP2711392B2 (ja) | テレビジョン信号の時間軸圧縮装置 | |
| JP2525883B2 (ja) | 同期変換装置 | |
| JPH07274208A (ja) | 時間軸補正回路 | |
| JP2864859B2 (ja) | 映像信号再生装置 | |
| JP3070198B2 (ja) | 非同期映像信号の同期化装置 | |
| JP2568762B2 (ja) | カラービデオ信号のエラー修整器 |