JPS6246110B2

JPS6246110B2 -

Info

Publication number: JPS6246110B2
Application number: JP53051821A
Authority: JP
Inventors: Mitsushige Tadami; Kazunobu Tsujikawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1978-04-28
Filing date: 1978-04-28
Publication date: 1987-09-30
Also published as: IT7922233A0; DE2917449A1; CA1132706A; IT1112758B; DE2917449C2; GB2020140B; FR2424682A1; JPS54143017A; AU4652979A; AT382280B; NL7903409A; GB2020140A; ATA325779A; AU525763B2; US4287529A; FR2424682B1

Description

【発明の詳細な説明】本発明は、例えばヘリカルスキヤン形VTR
（ビデオテープレコーダ）から再生されるビデオ
信号のように時間軸変動を伴つたビデオ信号を、
例えば放送局の元のビデオ信号に合つた時間軸変
動のないビデオ信号を得るための時間軸誤差補正
装置に関する。

本発明は、ビデオ信号のバースト信号にドロツ
プアウトが生じて、ベロシテイーエラーが検出で
きないときでも、有効にベロシテイーエラー補正
を行うことのできる時間軸誤差補正装置を提案せ
んとするものである。

以下に図面を参照して本発明の実施例を説明す
るが、先ず第１図を参照して全体の構成を説明す
る。第１図においてTKは時間軸誤差補正装置を
全体として示し、之に加えてヘリカルスキヤン形
のVTRの再生回路PKの一部が示されている。
VTRの記録方式としては、ダイレクトクロマ信
号記録、ヘテロダインクロマ信号記録及び白黒信
号記録方式を考えることが出来、いずれの場合で
も磁気テープ１に形成された傾斜記録トラツクを
回転磁気ヘツド２が走査することにより再生され
たFMビデオ信号がプリアンプ３に供給される。
更に、通常ビデオ信号はFM記録されているの
で、このFMビデオ信号がFM復調回路４に供給
されることによつて復調されて再生ビデオ信号が
得られる。この場合、VTRがヘテロダインクロ
マ信号記録方式を採用している場合にはFM復調
回路４は通常行なわれている複合ビデオ信号を再
合成する回路を含む。更にVTRの再生回路PKに
はFMビデオ信号の段階でドロツプアウトを検出
するドロツプアウト検出回路５が設けられてい
る。従つて本実施例においてはVTRより本発明
の時間軸誤差補正装置TKには、少なく共再生ビ
デオ信号とドロツプアウト検出信号とが供給され
ている。

次に時間軸誤差補正装置TKの方について説明
する。さて、VTRの再生回路PKよりの再生ビデ
オ信号は最初に入力回路６に供給される。入力回
路６は入力ビデオ信号がヘテロダインクロマ記録
方式のVTRの再生出力である場合には、輝度信
号と色度信号のインターリーブ関係を合わせる色
度信号処理回路を主として含んでいる。入力回路
６の出力は、Ａ−Ｄ変換器７及び同期分離回路８
に供給される。Ａ−Ｄ変換器７では入力ビデオ信
号が例えば８ビツトのデジタルコード信号に変換
される。変換されたデジタルビデオ信号は主記憶
装置９に供給されて記憶される。主記憶装置９よ
りの出力はドロツプアウト処理回路１０−Ｄ−Ａ
変換器１１−信号処理回路１２を通じて出力端子
１８に出力される。同期分離回路８では入力ビデ
オ信号より再生水平同期信号及び再生バースト信
号が取り出され、書き込みクロツク信号及びベロ
シテイーエラー信号を発生する書き込みクロツク
信号発生回路１３に供給される。又、ベロシテイ
ーエラー記憶回路１４はベロシテイーエラーメモ
リーを有し、対応するラインのビデオ信号（デジ
タル信号）の読み出し時に、読み出しクロツク信
号を発生する読み出しクロツク信号発生回路１５
に変調信号を送る。同期信号発生回路１６は入力
端子１９より外部からの基準同期信号を受け、得
られた同期信号を読み出しクロツク信号発生回路
１５及び信号処理回路１２に供給すると共に、こ
の同期信号をＤ−Ａ変換器１１より出力されたビ
デオ信号に付加するようにしている。

又、FMビデオ信号のドロツプアウトの状態
は、ドロツプアウト状態記憶回路１７に記憶され
る。この回路では入力ビデオ信号のバースト信号
部分がドロツプアウトしたかどうか及びドロツプ
アウトした位置がどこかを記憶するものである。

尚、この時間軸誤差補正装置TKの各回路は、
制御回路２０よりの制御信号で制御される。又、
VTRの再生回路PKより再生中の信号のライン識
別信号が入力端子２１より制御回路２０に供給さ
れている。

次に第１図の各回路の具体的構成を、第２図以
下を参照して説明する。

先ず第２図について入力回路６の具体構成を説
明する。入力端子１０１にはFM復調回路４より
の再生ビデオ信号が供給される。この再生ビデオ
信号はアンプ１０２で所定のレベルに増巾された
後、カラーモードスイツチ回路１０３を通じ、更
にローパスフイルター１０４−遅延回路１０５−
バツフアアンプ６を通じて出力端子１０７より出
力されて次段のＡ−Ｄ変換器７に供給される。
尚、１０２ａはアンプ１０２のゲイン調整用可変
抵抗器である。一方カラーモードスイツチ回路１
０３の出力の一部を出力端子１０８を通じて同期
分離回路８に供給する。ローパスフイルタ１０４
は不要帯域成分を除去するためのフイルタであ
り、遅延回路１０５は同期分離回路８及び書き込
みクロツク信号発生回路１３を通じて得られる書
き込みクロツク信号とビデオ信号との時間関係を
合わせるための回路である。

カラーモードスイツチ回路１０３は縦続接続さ
れたスイツチ１０３ａ，１０３ｂから構成され、
之等を入力ビデオ信号の性質に応じて連動して切
換えることにより、入力ビデオ信号が、もし例え
ばNTSCカラーテレビジヨン信号をそのまま記録
する直接記録方式のVTRの再生出力であれば、
色度信号処理回路１０９を通さずに、又ヘテロダ
イン記録方式のVTR（即ち、色度信号を低域に
変換して記録し、再生時元にもどす時にAPC処
理等を行い色度信号だけはジツター成分を除去す
るようにしたVTR）の再生出力であれば、色度
信号処理回路１０９を通じて夫々信号を出力する
機能を有する。色度信号処理回路１０９はリテロ
ダイン記録方式のVTRの再生信号に輝度信号と
色度信号（搬送色信号）との間のインターリーブ
関係を持たせるために設けられたものである。

次に第３図を参照して主記憶装置９の具体構成
を説明する。入力端子２０１にはＡ−Ｄ変換器７
よりのデジタルビデオ信号が供給され、又、出力
端子２０２にはメモリー群より読み出されたデジ
タルビデオ信号が得られる。出力端子２０２より
のデジタルビデオ信号は後段のドロツプアウト処
理回路１０に供給される。さて、２０３と２０４
とは夫々書き込み及び読み出しアドレスデコーダ
で、夫々その入力端子２０５，２０５′；２０
６，２０６′に制御回路２０よりの２ビツトのア
ドレスコード信号が入力する。入力端子２０７及
び２０８には夫々書き込みクロツク信号及び読み
出しクロツク信号が供給され、入力端子２０９，
２１０には夫々書き込み可能及び読み出し可能信
号が供給される。例えばアドレスデコーダ２０４
の出力で読み出しメモリーとしてメモリーM₀が
選択されたときは、メモリーM₀の入出力側に
夫々設けられたスイツチ回路２２８，２２９の図
示の切換状態に於てリサイクルループが形成され
て、このメモリーM₀より読み出しが行なわれ
る。他のメモリーM₁，M₂，M₃においては夫々の
入出力側に設けられたスイツチ回路２３０，２３
１、；２３２，２３３；２３４，２３５が図示の
如く書き込みのための切換状態に切換えられてい
る。この場合、勿論メモリーM₁，M₂，M₃のいず
れかがアドレスデコーダ２０３の出力によつて書
き込み状態となるが、例えばメモリーM₂が書き
込み状態にあるとすれば、夫々メモリーM₀には
読み出しクロツク信号が、又メモリーM₂には書
き込みクロツク信号が供給されることになる。２
１１〜２２３は夫々アンド回路、２２４〜２２７
は夫々オア回路である。尚、メモリーM₀〜M₃は
夫々２ライン分（640×２ビツト）の並列８ビツ
トのシフトレジスタにて構成される。

又、後述するドロツプアウト状態記憶回路１７
は回路簡略化のためにこの主記憶装置９と全く同
じように制御が成される。そのため、読み出しレ
ジスタ選択信号が出力端子２４０，２４１，２４
２及び２４３より取り出されてドロツプアウト状
態記憶回路１７に供給されると共に、読み出し及
び書き込みクロツク信号も出力端子２４４，２４
５，２４６，２４７より取り出されて同様にドロ
ツプアウト状態記憶回路１７に供給される。更に
ドロツプアウト処理回路１０に対して、アンド回
路２４８を通じて出力端子２４９よりドロツプア
ウト読み出しクロツク信号が供給される。尚、ア
ンド回路２４８には入力端子２０８よりの読み出
しクロツク信号と入力端子２１０よりの読み出し
可能信号とが供給される。

次に第４図を参照してドロツプアウト状態記憶
回路１７及びドロツプアウト処理回路１０の具体
構成を説明する。主記憶装置９よりの並列８ビツ
トのデジタル化ビデオ信号は、入力端子３００に
供給され、スイツチ３０１，３０２を介して選択
的にドロツプアウト補償メモリーDMO，DMEに
供給される。このメモリーDMO，DMEは夫々並
列８ビツトの１ライン分（640ビツト）の容量を
有するシフトレジスタで、主記憶装置９より奇数
ラインのデジタル化ビデオ信号が読み出されてい
る時には、メモリーDMO側に入力端子３００よ
りのデジタル化ビデオ信号が供給されるようにな
される。又、夫々のメモリーDMO，DMEの出力
は、スイツチ３０３により同様に偶数ライン及び
奇数ラインに応じて選択が成され、このスイツチ
３０３の出力がスイツチ３０４を介して出力端子
３０５より次段のＤ−Ａ変換器１１に供給され
る。スイツチ３０４は、ドロツプアウト状態記憶
回路１７の出力、即ちＭ−DOP信号がない時に
は、入力端子３００よりのデジタル化ビデオ信号
を３クロツク周期分の遅延量を有する遅延回路３
０６を通して直接出力端子３０５に出力するよう
にしている。又、入力端子３０７には主記憶装置
９よりのドロツプアウトクロツク信号が供給さ
れ、メモリーDMEには直接に、又メモリーDMO
には３クロツク周期分の遅延量を有する遅延回路
３０８を通じて供給される。又、後述するように
制御回路２０ではライン識別信号を発生するの
で、このライン識別信号を入力端子３０８に供給
して、スイツチ３０１，３０２，３０３を制御す
ることになる。尚、３０９はインバータ、３１
０，３１１は夫々オア回路で、スイツチ３０１，
３０２は又ドロツプアウト状態記憶回路１７の出
力たるＭ−DOP信号でも制御されることにな
る。

ここで少しメモリーDMO及びDMEについて説
明を加える。この時間軸誤差補正装置TKにおい
ては、NTSC方式のカラーテレビジヨン信号の場
合、色副搬送波周波数（3.58MHz）の３倍の周
波数のクロツク信号を作り、カラービデオ信号を
サンプリングするようにしている。このため、こ
のサンプリング位相は奇数ラインと偶数ラインと
では揃つていない。又、NTSC方式のカラーテレ
ビジヨン信号では、奇数ラインと偶数ラインとで
は搬送色信号の位相が反転する関係にあるので、
このような信号が同一のメモリーに混在すると、
信号の処理が複雑になるので、奇数ラインメモリ
DMOと偶数ラインメモリDMEとを、別々に設け
ている。又、本発明装置では１水平周期前の信号
でドロツプアウト部分を置換えるようにしている
ので、主記憶装置９の出力であるデジタル化ビデ
オ信号のラインの奇偶と、ドロツプアウト処理回
路１０の出力の奇偶は必ず反転する。又、ドロツ
プアウト処理回路１０において、奇数ラインのビ
デオ信号と偶数ラインのクロツク信号で読み出す
と、出力信号は、140nsec進み、逆に偶数ライン
のビデオ信号を奇数ラインのクロツク信号で読み
出すと140nsec遅れる。そこで、本発明装置で
は、いずれの場合でも必ずドロツプアウト処理回
路１０の出力が主記憶装置９の出力の位相より
140nsec進むようにしている。そのために上述の
３クロツク周期分の遅延量を有する遅延回路３０
６，３０８が設けられている。

一方、ドロツプアウト状態記憶回路１７は並列
２ビツトの２ライン分（640×８ビツト）の４つ
のシフトレジスタMD₀，MD₁，MD₂，MD₃を備え
ている。夫々のメモリーの入出力側にはスイツチ
群３１２，３１３，３１４，３１５，３１６，３
１７，３１８，３１９が設けられ、夫々上側及び
下側のスイツチａ，ｂを有しており、スイツチ３
１２〜３１５の各上側スイツチａには、VTRの
再生回路PKよりのドロツプアウト信号DOP信号
が、入力端子３２０より与えられ、各下側のスイ
ツチｂには書き込みクロツク信号発生回路１３よ
りの後述する信号が入力端子３２１より与
えられる。この信号に対するメモリーMD₀
〜MD₃は本来であれば１ラインのビデオ信号に対
して１ビツト分のメモリーだけで充分であるが、
主記憶装置９に対する制御と同一の制御信号が使
えるようにするために主記憶装置９のメモリー
M₀〜M₃と同様のシフトレジスタをそのまま用い
ている。又、出力端子３２２からは読み出された
信号、即ちＭ−信号が得られ、後述す
る読み出しクロツクパルス発生回路１５に供給さ
れる。

又、入力端子３２３，３２４，３２５，３２６
には夫々主記憶装置９よりの読出しレジスタ選択
信号が供給され、之等信号によつてスイツチ３１
６，３１７，３１８，３１９は直接に、又、スイ
ツチ３１２，３１３，３１４，３１５は夫々イン
バータ３２７，３２８，３２９，３３０を介して
制御されることになる。入力端子３３１，３３
２，３３３，３３４から主記憶装置９の出力端子
２４４〜２４７よりの書き込み及び読み出しクロ
ツク信号がメモリーMD₀〜MD₃に夫々供給され
る。

次に第５図を参照してＤ−Ａ変換器１１の具体
構成を説明する。入力端子４０１にドロツプアウ
ト処理回路１０よりのデジタルビデオ信号が供給
され、之がスイツチ回路４０２を通じてＤ−Ａ変
換回路４０３に供給される。ここで、本発明装置
に於ける記憶の仕方を第６図を用いて説明する
と、第６図Ａは入力ビデオ信号たるカラー映像信
号であり、之は水平同期信号部Sh、バースト信
号部Sb及び映像信号部Svより成ることは周知の
如くである。又、制御回路２０で作られる記憶可
能信号は第６図Ｂに示されており、この信号の高
レベルの区間が実際に主記憶装置９で記憶が行な
われる区間である。従つて、主記憶装置９の出力
側には第６図Ｃに示す部分のデジタルビデオ出力
しか得られない。そこで先ず第５図のＤ−Ａ変換
器１１では水平ブランキング区間は読み出しクロ
ツク信号と同期した第６図Ｄに示すブランキング
パルスを用いて、Ｄ−Ａ変換回路４０３への入力
をデジタルコード信号発生器４０４の出力に切り
換え、強制的にペデスタルレベルに相当するデジ
タルコード信号を供給するようにしている。即
ち、第６図Ｄのパルスの低レベルの時スイツチ回
路４０２がデジタルコード信号発生器４０４側に
切り換えられる。従つてＤ−Ａ変換回路４０３の
出力は、第６図Ｅに示すようになる。第５図のＤ
−Ａ変換器１１には第６図Ｄのブランキングパル
スの入力端子４０５、読み出しクロツク信号の入
力端子４０６及び之等入力端子よりの信号が供給
される同期回路４０７が設けられている。又、本
発明装置中でビデオ信号部分に対するペデスタル
部分のレベルが自由に変更、設定し得るようにス
イツチ回路４０２が同期回路４０７の出力で切り
換えられる時には、スイツチ回路４０８を閉じ、
制御信号入力端子４１８よりの手動調整信号によ
り自由に電流量の設定が出来る電流源４０９の電
流を加算器４１０を通して抵抗器４２０に流し込
み、ペデスタルレベルを可変可能としている。か
くして、ペデスタルレベルが決定されたアナログ
ビデオ信号はバツフアアンプ４１１を通じサンプ
ルホールド回路４１７を構成するスイツチ回路４
１２及びコンデンサ４１３に供給されて、スイツ
チ回路４０２及びＤ−Ａ変換回路４０３で生じた
トランジエントノイズが除去されて後他のバツフ
アアンプ４１４を通じて出力端子４１５に出力さ
れる。尚、スイツチ回路４１２は、入力端子４０
６よりの読出しクロツク信号の遅延回路４１６に
よつて遅延せしめられた信号によつてオンオフ制
御される。

次に第７図を参照して信号処理回路１２の具体
的構成を説明する。Ｄ−Ａ変換器１１よりの出力
信号（アナログビデオ信号）は、この信号処理回
路１２の入力端子５０１に供給され、バツフアア
ンプ５０２を通じてバースト挿入回路（合成回
路）５０３に供給される。同期信号発生回路１６
よりのシステム副搬送波信号及びバーストフラグ
が夫々入力端子５０４及び５０５からバースト形
成回路５０６に供給され、このバースト形成回路
５０６よりのバースト信号がバースト挿入回路５
０３において入力されたビデオ信号に挿入され
る。ドロツプアウトが無く且つ変則再生モードで
もない時には、バースト挿入回路５０３の出力は
バーパスフイルタ５０７−スイツチ５０８−スイ
ツチ５０９を通じて複合同期信号挿入回路５１０
に供給される。

又、この複合同期信号挿入回路５１０には、同
期信号発生回路１６よりの複合同期信号が入力端
子５１１からバツフアアンプ５１２を通じて供給
される。この複合同期信号挿入回路（合成回路）
５１０の出力信号が時間軸誤差補正装置TKの出
力端子１８に出力される。尚、ローパスフイルタ
５０７は雑音除去用の回路で、例えば4.5MHz以
下の信号を通過させるような通過帯域を有する。
又、VTRの再生が変則モードの場合、即ち高
速、低速、静止再生等の場合に搬送色信号の位相
合せをするためのスイツチ５０８が設けられる。
即ち、入力端子５１３からの変則再生表示信号が
アンド回路５１４を介してスイツチ５０８に制御
信号として供給される。尚、VTRの再生信号が
白黒信号の場合にはこの切換の必要は無く、その
ために入力端子５１５より白黒表示信号がインバ
ータ５１６を通じてアンド回路５１４に供給さ
れ、スイツチ５０８の切換えが阻止される。又、
変則再生表示信号は書き込みクロツク信号発生回
路１３より、又白黒表示信号は同期信号分離回路
８より夫々出力される。

さて、ドロツプアウトのない変則再生モードの
時には、バースト挿入回路５０３よりのビデオ信
号は、輝度・色度分離回路５１７で輝度信号と搬
送色信号とに分離される。搬送色信号はインバー
タ５１８を通るものと、通らないものとがスイツ
チ５１９で切換えられて加算回路（合成回路）５
２０に供給されて輝度信号と再び合成され、その
合成出力がスイツチ５０８に供給される。即ち
NTSCカラーテレビジヨン信号の場合、１垂直周
期毎に搬送色信号の位相が反転するように各周波
数関係が選ばれているが、例えばVTRの操作状
態が静止再生状態である場合には、同一のフイー
ルドのビデオ信号が繰り返し再生されるので、強
制的にスイツチ５１９を制御して搬送色信号の位
相関係をNTSCカラースタンダードの位相関係に
合うようにする。尚、このスイツチ５１９に対す
る制御信号は、入力端子５２１より色位相反転命
令信号として供給されるが、この信号の形成に関
しては、本発明と特に関係ないので説明は省略す
る。又、主記憶装置９よりの出力にドロツプアウ
トがあつた場合には、ドロツプアウト状態記憶回
路１７の出力が入力端子５２２に供給されるの
で、スイツチ５０９はドロツプアウト補償側に切
換えられる。

即ち、スイツチ５０９のドロツプアウト補償側
には、同じくバースト挿入回路５０３の出力が供
給される輝度・色度分離回路５２３が設けられて
おり、ここで分離された搬送色信号はフエーズシ
フター５２４に、又、輝度信号は加算回路（合成
回路）５２５に夫々供給される。フエーズシフタ
ー５２４よりの搬送色信号はバツフアアンプ５２
６を通じてインバータ５２７及びスイツチ５２８
に夫夫供給される。即ち、変則再生中に生じたド
ロツプアウトに対して、同じく搬送色信号の位相
をNTSCのカラースタンダードの位相に合うよう
に入力端子５２１よりの色位相反転命令信号によ
りスイツチ５２８を切換えて加算回路５２５に供
給すべき信号を選択する。従つて、スイツチ５２
８の出力は再び加算回路５２５で輝度信号と合成
され、時間合せ用の遅延回路５２９を通じてスイ
ツチ５０９に供給される。又、スイツチ５０９に
よつて切換えられた２つの経路を通つた複合カラ
ービデオ信号において、搬送色信号の位相がずれ
ていると、色の再現性が劣化する。そこでスイツ
チ５０９に供給される２つの信号を夫々バースト
ゲート５３０及び５３１に供給して夫々バースト
信号を抜き出し、之等バースト信号を位相比較回
路５３２に供給してその位相誤差を検出し、その
位相比較回路５３２の誤差出力をフエーズシフタ
ー５２４に供給してドロツプアウト補償側の搬送
色信号の位相をスイツチ５０８よりの搬送色信号
の位相に合わせるようにしている。尚、夫々のバ
ーストゲート５３０，５３１には入力端子５０５
よりのバーストフラグが与えられて、夫々のバー
スト信号を抜き出すようにしている。

次に第８図を参照して同期分離回路８の具体構
成について説明する。入力端子６０１，６０２に
は入力回路６よりのビデオ信号及びドロツプアウ
ト検出回路５よりドロツプアウト検出出力パルス
が夫夫供給される。先ず、ビデオ信号は輝度・色
度信号分離回路６０３に供給され、分離された搬
送色信号はAGCアンプ６０４を通じてバースト
ゲート回路６０５に供給されてバースト信号だけ
が取り出される。かくして取り出されたバースト
信号はバンドパスフイルタ６０６−アンプ６０７
を通じてレベル検出器６０８に供給されてそのレ
ベルが検出される。この出力はAGCアンプ６０
４の制御信号として用いるだけでなく、白黒映像
信号検出回路６０９で本発明装置に入力されたビ
デオ信号がカラーか白黒かの判別を行い、その結
果を白黒判別信号として出力端子６１０を通じて
信号処理回路１２に供給している。尚、アンプ６
０７の出力たるバースト信号は出力端子６１１か
ら書込みクロツク信号発生回路１３に供給され
る。

一方輝度・色度信号分離回路６０３で分離され
た輝度信号は、先ず遅延回路６１２及び加算回路
６１３とで構成される雑音除去回路６３０を通じ
てペデスタルクランプ回路６１４に供給されてこ
こでペデスタルクランプされた後、同期分離回路
６１５に供給されて、その輝度信号から水平同期
信号が分離される。この水平同期信号は正常時は
スイツチ回路６１６を通じて再生同期信号として
出力端子６１７から書込みクロツク信号発生回路
１３及び制御回路１７に供給される。一方、加算
回路６１３の出力は可変時定数を有するシンクチ
ツプクランプ回路６１８にも供給される。この回
路６１８の出力は同期分離回路６１９に供給さ
れ、ここで分離された水平同期信号は、ペデスタ
ルクランプ回路６１４に供給するクランプパルス
を発生するクランプパルス発生回路６２０に供給
される。又このクランプパルス発生回路６２０の
出力はアンド回路６２１を通じてペデスタルクラ
ンプ回路６１４に供給されることになるが、この
アンド回路６２１はドロツプアウトがある時にペ
デスタルクランプを阻止するように作用する。そ
のため、シンクチツプクランプ回路６１８の出力
より得られるビデオレベルでのドロツプアウト検
出回路６２２の出力と入力端子６０２よりのドロ
ツプアウト検出出力パルスとがノア回路６２３に
供給され、その出力にてアンド回路６２１を制御
するようにしている。更に同期分離回路６１９の
出力はスイツチ回路６１６に供給されると共にミ
スクランプ検出回路６２４にも供給され、約
1.5H（Ｈは水平周期）の時定数を有するリトリ
ガーモノマルチバイブレータで構成されたミスク
ランプ検出回路６２４はドロツプアウトの発生で
同期分離回路６１９から出力が出なくなると、そ
の出力を低レベルに落として、シンクチツプクラ
ンプ回路６１８の時定数を１〜数Ｈ位に下げ、複
帰時間を早めている。尚スイツチ回路６１０より
出力される再生同期信号をバーストフラグ発生回
路６２５に供給して、ここでバーストゲートパル
スを作つて、バーストゲート回路６０５に供給し
ている。尚、スイツチ回路６１６は、VTRの再
生モードが変則モード（スロー、ステイル、クロ
ツクモーシヨンモード等）の場合に入力端子６２
６に変則再生表示信号が供給されることによつて
切換えられて、再生同期信号として同期分離回路
６１９の出力を用いる様に切換制御される。尚、
加算回路６１３の出力は更に垂直同期信号分離回
路６２８に加えられ、出力端子６２７に再生垂直
同期信号が得られるように成されている。

次に書込みクロツク信号発生回路１３の具体構
成について説明するが、これはAFC回路とAPC
回路が組込まれており、先ず第９図を参照してそ
のAFC回路１３Ａの説明をする。同期分離回路
８よりの再生同期信号が入力端子７０１からアン
ド回路７０２に供給され、このアンド回路７０２
とモノマルチバイブレータ７０３とで等価パルス
の除去が行なわれるようになされている。この端
子は第１０図Ａ，Ｂに示される。かくして等価パ
ルスの除去された再生同期信号は、遅延用モノマ
ルチバイブレータ７０４及びフリツプフロツプ回
路７０５を通じて周波数・位相検出器７０６に供
給される。この周波数・位相検出器７０６は、２
つの入力信号α，βが供給され、２つの出力信号
μ，νが得られるようになされ、入力信号αの周
波数が入力信号βの周波数より高い時には出力信
号μとして入力信号α，βの位相溝に応じた信号
が、又逆の場合には出力信号νとして入力信号
α，βの位相差に応じたパルス幅の信号が得られ
る回路である。之等各信号μ，νはエラー積分回
路７０７に供給されてそのコンデンサ７０８の電
荷を充電もしくは放電させる。従つてエラー積分
回路７０７の出力は電圧で与えられ、この出力は
可変時定数回路７０９を通じて電圧制御形可変発
振器（可変発振器）７１０に供給されることによ
つてその発振周波数を制御することになる。この
発振器７１０の発振中心周波数は12fsc（fscは色
副搬送波周波数で、NTSC方式の場合fsc≒
3.58MHz）であり、この出力は出力端子７１１
より次段のAPC回路１３Ｂに供給されると共
に、分周比が1/6の分周器（カウンター）７１２
に供給されて2fscの周波数に下げられ、後述する
フリツプフロツプ回路７１３、分周器（カウンタ
ー）７１４及び同期回路７１５に供給される。可
変時定数回路７０９はこのAFC回路１３Ａの応
答時定数を可変するためのものでAFCループが
ロツク状態でない時には短い時定数に、又ロツク
状態の時には長い時定数になる様に制御される。
従つて１度このAFCループがロツクしてしまう
とドロツプアウトやガードバンドノイズ等により
容易にロツクが外れる虞はない。

上述せる分周器（カウンター）７１４は入力さ
れる2fscの周波数の信号の周波数を水平同期信号
の周波数ｆ_hまで分周し、その分周出力がフリツ
プフロツプ回路７１３にリセツト用トリガーパル
スとして供給される。更に、このカウンタ７１４
の内容は並列に出力されて、所定のデコーダを有
するウインドパルス発生器７１６に供給されてお
り、之よりの所定のウインドパルスが判定回路７
１７に供給される。この判定回路７１７には、別
に同期回路７１５で同期されたモノステーブルマ
ルチバイブレータ７０３の出力が2fscの周波数の
クロツク信号の１周期分の幅を有するパルスとし
て供給され、ウインド内にこのパルスが位置して
いれば端子OKに、ウインド外ならば端子NGに
夫々出力が得られる。以上の所までを波形図を用
いて説明する。

第１１図Ａは第１０図Ｂに相当するもので、こ
の波形の信号がモノステーブルマルチバイブレー
タ７０４及び同期回路７１５に供給される。従つ
てバイブレータ７０４からは第１１図Ｂの如きパ
ルスが得られる。一方、カウンタ７１２から第１
１図Ｃにて示す2fscの周波数のパルスが得られ、
このパルスが夫々フリツプフロツプ回路７０５，
７１３のセツト端子に供給されている。第１１図
Ｄ，Ｅは夫々同期回路７１５及びウインドパルス
発生器７１６の出力を示し、この図の場合はウイ
ンド内にパルスが存在しているので判定回路７１
７は端子OKに出力パルスを出力することにな
る。又、フリツプフロツプ回路７０５はバイブレ
ータ７０４の出力でリセツトされ、フリツプフロ
ツプ７１３はカウンタ７１４の出力でリセツトさ
れる。従つてフリツプフロツプ回路７０５の立下
りタイミングが第１１図Ｇで示されるように、フ
リツプフロツプ回路７１３の第１１図Ｆで示され
るタイミングより遅れている場合には、周波数・
位相検出器７０６にてその出力信号μ又はνとし
て第１１図Ｈに示すパルスが得られ、このパルス
の巾に応じてエラー積分回路７０７の出力が第１
１図Ｉに示すように変更される。

第１２図は再生水平同期信号がウインドパルス
より前に到来してしまつた場合の波形図を示し、
ウインドの位置が第１２図Ｅの点線で示す位置に
あるべき時に、第１２図Ａの再生水平同期信号の
タイミングが相当先立つて到来した場合であり、
第１２図Ｃで同期化された第１２図Ｄの同期化パ
ルスのみが同期回路７１５より判定回路７１７に
供給されることになるので、判定回路７１７はそ
の出力端子NGに第１２図Ｆに示すパルスを発生
する。従つてこのパルスでバイブレータ７０４、
フリツプフロツプ回路７０５及びフリツプフロツ
プ回路７１３が強制的にリセツトされることにな
り、第１２図Ｂ，Ｇ及びＨに示す出力波形とな
る。この場合にはフリツプフロツプ回路７０５及
び７１３の立下りは一致するので、周波数・位相
検出器７０６はそのいずれの出力端子にも出力パ
ルスを出力せず、従つてエラー積分回路７０７の
出力は一定となる。

又、このAFC回路１３Ａにはモノステーブル
マルチバイブレータ７１８及びフリツプフロツプ
回路７１９が設けられ、再生水平同期信号がウイ
ンドより遅れて来た場合の処理を行なつている。
即ちその動作は第１３図にて示されており、第１
３図Ａに示す再生水平同期信号が第１３図Ｅに示
すウインドパルスはその立ち下りでフリツプフロ
ツプ回路７１９をセツトすることになり、フリツ
プフロツプ回路７１９の出力は第１３図Ｆで示す
ようにウインドパルスの立下りでセツトされ、ウ
インドパルスの幅より多少広い時定数を有するバ
イブレータ７１８の出力の立ち上りでリセツトさ
れる。尚、正常時このフリツプフロツプ回路７１
９がセツトされない様にバイブレータ７１８の出
力が高レベルにある時にはセツト入力が受け入れ
られない様になされている。このフリツプフロツ
プ回路７１９の出力は否定信号としてカウンタ７
１４に与えられているので、この間カウンタ７１
４は計数しない。又この場合、判別回路７１７は
出力端子NGに第１３図Ｇで示すパルスを出し、
このパルスでバイブレータ７０４、フリツプフロ
ツプ回路７０５，７１３及びカウンタ７１４がク
リアされる。第１３図Ｄは同期回路７１５の出力
を示し、第１３図Ｂはバイブレータ７０４の出力
を示し、バイブレータ７０４が判別回路７１７の
出力でクリアされている状態を示す。更にカウン
タ７２０、アンド回路７２１及びリトリガーモノ
マルチバイブレータ７２２が設けられ、AFCロ
ツクがはずれた時、時定数回路７０９の時定数を
変更するようにしている。すなわち、判別回路７
１７の出力端子のOKよりのパルスをカウンタ７
２０で15個数えるとカウンタ７２０はキヤリー出
力を出し、自分自信のカウント機能を停止させる
と共にアンド回路７２１を開く。その後、この出
力端子OKがリトリガーモノマルチバイブレータ
７２２に供給され、時定数が150H相当のバイブ
レータ７２２の出力により端子OKの出力が150H
以上の間欠落するとロツクはずれとして時定数回
路７０９の時定数が制御される。勿論出力端子
OKから出力パルスが出ないときは出力端子NGか
ら出力パルスが先ず出るので、カウンタ７２０は
クリアされ、キヤリー出力は消えアンド回路７２
１は閉じられる。このAFC回路１３ＡではVTR
の再生動作モードを判別させる回路が付属してお
り、変則再生表示信号を出す。即ち、４ビツトの
アツプダウンカウンタ７２３がフリツプフロツプ
回路７１３の出力をアツプ方向にカウントし、入
力端子７２７に供給される同期信号発生回路１６
よりの基準水平同期信号をダウン方向にカウント
する。又このカウンタ７２７は入力端子７２９よ
りの0.5secパルスで0.5秒毎にクリアされる。カ
ウンタ７２３の夫々のキヤリー出力はリトリガー
モノマルチバイブレータ７２４，７２５を通じて
オア回路７２６に供給され、出力端子７２８に変
則再生表示信号が得られる。尚、バイブレータ７
２４，７２５は一種のヒステリシス回路である。

次に第１４図を参照して、書込みクロツク信号
発生回路１３の先のAFC回路１３Ａの後段に接
続されるAPC回路１３Ｂの具体構成を説明す
る。入力端子８０１よりの12fscのクロツク信号
が、分周比が1/4の分周期カウンタ８０２に供給
されて3fscの周波数の信号に分周された後、位相
変調器８０３に供給される。又、同期分離回路８
から入力端子８０４を通じてパルス成形回路８０
５にバースト信号が供給され、バースト信号のう
ち所定の１波のタイミングに同期したパルスがパ
ルス成形回路８０５より得られる。即ち第１５図
Ａが入力端子８０４に供給されるバースト信号で
あり、パルス成形回路８０５から第１５図Ｂにて
示すように、第１５図Ａのバーストパルスのうち
所定部分の１周期幅に相当するパルスが得られ
る。このパルスは次段のトリガージエネレータ８
０６に供給され、之より第１５図Ｃに示す如く第
１５図Ｂのパルスの位相に一致した連続パルスが
例えば３μsec区間だけ得られることになる。一
方このトリガージエネレータ８０６よりの連続パ
ルスの周波数は、位相変調器８０３の出力を分周
比が1/3の分周器（カウンタ）８０７でfscの周波
数に分周されたクロツク信号の周波数に依存する
様に成される。位相変調器８０３及びカウンタ８
０７の出力は夫々パルス成形回路８０８，８０９
に供給されてデユーテイー50％のパルスとされて
出力端子８１０，８１１に書込みクロツク信号及
び再生副搬送波信号として出力される。トリガー
ジエネレータ８０６の出力はパルス発生器８１２
に供給されて入力端子８０１よりの12fscの周波
数の信号で同期されてパルス発生器８１２より第
１５図Ｄに示すリセツトパルスが発生し、このリ
セツトパルスによつてカウンタ８０２及びカウン
タ８０７を夫々リセツトする。更に、トリガージ
エネレータ８０６の出力は、１波抽出回路８１
３、ゲートパルス発出回路８１４及びアンド回路
８１５にも供給される。又、アンド回路８１６に
はカウンタ８０７よりの出力が供給されて第１５
図Ｆに示すゲートパルス発生回路８１４よりのゲ
ートパルスでゲートされることにより、アンド回
路８１５及び８１６の出力は第１５図Ｆ，Ｇで示
すように第１５図Ｃのパルスから夫々抽出された
３パルスとなり、之等パルスが位相検出器８１７
に供給されることになる。この位相比較器８１７
では第１６図Ｈで示すパルスの位相差を第１５図
Ｉで示すようにコンデンサ８１８に対し電荷量と
して与えて電圧値に変換し、之にて位相変調器８
０３を制御することになる。又、１波抽出回路８
１３の出力及び1/3カウンタ８０７の出力は位相
差検出器８１９に加えられ、スイツチ回路８２０
でベロシテイーエラーをサンプリングしてコンデ
ンサ８２１に蓄え、バツフアーアンプ８２６を介
して出力端子８２２よりベロシテイーエラーが取
り出される。更にこのAPC回路１３Ｂでは信号
が作られる。即ち入力端子８２３よりの書
き込み可能信号でリセツトされ、アンド回路８１
５よりのパルスでセツトされるフリツプフロツプ
回路８２４が設けられ、このフリツプフロツプ回
路８２４の端子より出力端子８２５に、信号
が得られる。尚、第１５図Ｊは１波抽出回
路８１３の出力を示し、第１５図Ｋはカウンタ８
０７の出力を示す。

更に、VTRの再生信号のバースト信号部にド
ロツプアウトが生じた時には、ベロシテイーエラ
ーの検出に誤りが生ずるので、一度バースト信号
部にドロツプアウトがあると、３ライン区間同じ
ベロシテイーエラーが保存されるようにしてい
る。このため信号の供給されるモノステー
ブルマルチバイブレータ８２７の出力と１波抽出
回路８１３よりのパルスとをアンド回路８２８に
供給し、その出力でスイツチ８２０を制御するよ
うにしている。之を第１６図について更に説明す
る。即ち、第１６図Ａは書き込み可能信号を示
し、第１６図Ｂはフリツプフロツプ回路８２４の
出力を示す。この書き込み可能信号は後述する様
に制御回路２０から出力される。尚、フリツプフ
ロツプ回路８２４はアンド回路８１５よりの最初
のパルスでセツトされ、この出力、即ち信
号を第１６図Ｂに示す。モノステーブルマルチバ
イブレータ８２７は信号の立上りでトリガ
ーされる。第１６図Ｃはその出力を示す。従つ
て、もし第１６図Ｄに破線で示すようにバースト
信号部分がドロツプアウトにより消滅したことに
より１波抽出回路８１３の出力から１パルスが抜
けてしまうと、アンド回路８２８からは、１波抽
出回路８１３の出力がない時及びその次の時と
2H区間に亘つてスイツチ８２０の閉成を阻止す
る。従つて、同じベロシテイーエラーが3H区間
に亘つて出力端子８２２より取り出されることに
なる。尚、第１６図Ｅはアンドゲート８２８の出
力を示す。

次に第１７図を参照してベロシテイーエラー記
憶回路１４及び読出しクロツク信号発生回路１５
の具体構成を説明する。入力端子９０１から
APC回路１３Ｂよりのベロシテイーエラーがス
イツチ回路９０２を介してスイツチ回路９０３に
供給される。このスイツチ回路９０３には３ビツ
トのライトアドレスが入力端子９０４，９０
４′，９０４″より与えられており、コンデンサ９
０５−０，９０５−１，………９０５−７のアド
レスを決める。尚、入力端子９０４，９０４′に
与えられるアドレスは第３図のデコーダ３０３の
入力端子３０５，３０５″に与えられるアドレス
と共通である。ベロシテイーエラーは１ライン単
位で補正するので、３ビツトのデジタルコード信
号となつている。このことは読み出し側にも同じ
ことが言え、スイツチ回路９０６には３ビツトの
リードアドレスが夫々入力端子９０７，９０７′
及び９０７″に供給される。又ベロシテイーエラ
ーは次の水平区間の位相検出が始まるといままで
述べた部分のベロシテイーエラーが分かることに
なるので、メモリーとしては実際のアドレスとは
１つ手前のアドレスに記憶しなければならない。
本実施例ではメモリーコンデンサ９０５−０，９
０５−１，………９０５−７の接続とスイツチ回
路９０３の接続とに工夫を加えて解決している。
かくして蓄えられたベロシテイーエラーはリード
アドレスに従つて読み出され、バツフアアンプ９
２２を通じて積分器９０８に供給されて鋸歯状波
に直され、入力端子９０９よりのシステム色副搬
送波信号（これは同期信号発生回路１６で発生す
る）をベロシテイーエラーで位相変調回路９１０
に於て位相変調する。尚、９２３はリセツトパル
ス発生回路で、之に端子９２４より読み出し可能
信号が供給され、之よりのリセツトパルスが積分
器９０８に供給される。かくして変調器９１０よ
り得られたパルス列をデユテイー整型回路９１１
−３倍高調波抽出回路９１２−デユーテイー修正
回路９１３の縦続回路に供給することによつて周
波数が3fscのデユーテイー50％のパルスを得、こ
のパルスをエクスクルーシブオア回路９１４を介
して出力端子９１５に読み出しクロツク信号とし
て出力する。

一方デユーテイー修正回路９１３の出力は分周
比が1/3の分周器（カウンター）９１６にて分周
してfscの周波数に落とされて読出し色副搬送波
としてデユーテイー修正回路９１７及びエクスク
ル−シブオア回路９１８を通じて出力端子９１９
に出力されることになる。尚、夫々のエクスクル
−シブオア回路９１４，９１８には変則再生モー
ド時反転指令信号が入力端子９２０に制御回路１
７より与えられることになるがその詳細は省略す
る。尚、スイツチ回路９０２は入力端子９２１よ
りのベロシテイーエラー書き込み可能パルス信号
で制御される。

又、本発明装置ではドロツプアウトが生じた時
のベロシテイーエラーに対するオフセツトコント
ロールを与える為にスイツチ９２５及び加算回路
９２６を設けている。即ちこのスイツチ９２５
は、ドロツプアウト状態記憶回路１７の出力であ
るＭ−信号及びＭ−DOP信号によつて制御
される。Ｍ−DOP信号は、入力端子９２７より
供給され、インバータ９２９を介してアンド回路
９３０に供給され、又Ｍ−信号は入力端子
９２８より直接アンド回路９３０に供給され、ア
ンド回路９３０の出力でスイツチ９２５が制御さ
れる様に成されている。この制御について第１８
図を参照して説明する。第１８図Ａは書き込みク
ロツクパルスと入力ビデオ信号とのベロシテイー
エラーを、第１８図Ｂは入力ビデオ信号を、第１
８図Ｃは読み出しクロツク変調用鋸歯状波信号を
夫々示す。第１８図Ｂの如く区間LCのバースト
信号にドロツプアウトがあつた時には、第１８図
Ａに示すように区間LB及びLCに対するベロシテ
イーエラーΔφ_wのサンプリングが不可能とな
り、書き込みクロツク信号発生回路１３の説明で
述べたように3H区間即ち区間LA，LB，LCの読
み出し時には同じ量のベロシテイエラーが、ベロ
シテイーエラー記憶回路１４より出力されること
になる。今Ｍ−出力がある区間、即ち書き
込み時、バースト信号にドロツプアウトがある区
間のビデオ信号に他のドロツプアウトが存在する
時の制御が問題になる。先ず、Ｍ−出力が
ある区間では積分回路９０８の出力に積分回路９
０８の入力電圧即ちベロシテイーエラーをそのま
ま積み上げる必要があるが、ドロツプアウトがビ
デオ区間で生ずると、1H前のビデオ信号と置換
えるので、ベロシテイーエラーも1H前の量と同
一にする必要がある。この区間が第１８図Ｃの
LC区間におけるLB″であり丁度ドロツプアウト
が生じた区間だけLB区間のベロシテイーエラー
Δφ_Rが移つた状態を示している。尚第１８図Ｄ
はアンド回路９３０の出力を示す。

次に制御回路２０の具体構成について第１９図
を参照して説明する。入力端子１００１，１００
２に夫々再生水平同期信号、再生色副搬送波信号
が、入力端子１００３，１００４に読出し色副搬
送波信号、基準水平同期信号が夫々供給される。
再生水平同期信号及び再生色副搬送波信号は夫々
書き込みクロツク信号発生回路１３で形成され、
又、基準水平同期信号及び読出し色副搬送波信号
は同期信号発生回路１６及び読出しクロツク信号
発生回路１５より与えられる。１００５は書き込
みスタートパルス発生回路を示し、之は第２０図
Ａに示す再生水平同期信号に対し、第２０図Ｂに
示す位置に書き込みスタートパルスを出力し、之
が出力端子１００６に供給される。カウンタ１０
０７に書き込みスタートパルスが供給されて再生
クロツク信号を例えば640個計数したところで第
２０図Ｄで示す書き込み可能信号を発生させる。
１００８は読み出し側のスタートパルス発生回路
を示し、ここで発生したスタートパルスが同じく
640個分の読出しクロツク信号を数えるカウンタ
１０１０に供給され、このカウンタ１０１０が読
出し記憶可能信号を出力する。かくして、入力端
子１０１１及び１０１２に対して、夫々再生クロ
ツク信号、読出しクロツク信号が供給されてお
り、出力端子１００６，１００９より夫々書き込
みスタート信号及び読出しスタート信号が、又出
力端子１０１３及び１０１４より夫々書き込み記
憶可能信号、読出し記憶可能信号が得られること
になる。又１０１５及び１０１６は夫々Ｔ−フリ
ツプフロツプ回路で、この出力が夫々アドレス信
号の一部となり偶数ラインか奇数ラインかを決定
する。即ち、第３図に示す主記憶装置９の2Hメ
モリーM₀〜M₃の前半か、後半かの区別となる。
フリツプフロツプ回路１０１５の出力は第１８図
Ｄに示されており、又出力パルスの時間幅が数
100nSECのモノステーブルマルチバイブレータ
１０１７，１０１８が夫々フリツプフロツプ回路
１０１５，１０１６の出力の立下りによつてトリ
ガーされる。例えばフリツプフロツプ回路１０１
７の出力は第１８図Ｅに示されている。このバイ
ブレータ１０１７及び１０１８の出力は夫々アン
ド回路１０１９，１０２０を介してカウンタ１０
２１，１０２２に供給され、これらカウンタの出
力端子に残りのアドレス信号が夫々得られる。即
ち出力端子１０２３，１０２３′，１０２３″に書
き込みアドレス信号が、又、出力端子１０２４，
１０２４′，１０２４″に読出しアドレス信号が
夫々出される。

２ビツトのカウンタ１０２１よりの出力が第２
０図Ｆに示されている。更にデジタル比較器１０
２５及び１０２６が設けられ、アドレスの状態が
Ｒ＝Ｗ＋１（但し、Ｒ、Ｗは夫々主記憶装置９の
メモリーM₀〜M₃の番号、即ちそのサフイツクス
を示す）の場合、比較器１０２５の出力がインバ
ータ１０２７を介してアンド回路１０１９に供給
されて之が閉じられ、Ｗ＝Ｒ＋１の時比較器１０
２６の出力がインバータ１０２８を介してアンド
回路１０２０に供給されて之が閉じられる如くな
し、読出しと書き込みが同じメモリー（即ちＲ＝
Ｗの状態）を指定するのを防いでいる。

更に再生画面の垂直方向の位置決めのために垂
直同期信号ロツク回路が設けられている。即ちフ
リツプフロツプ回路１０２９は同期信号発生回路
１６より入力端子１０３０に供給される基準垂直
同期信号を1/2に分周してフリツプフロツプ回路
１０３１のセツト入力端子Ｓにトリガーパルスを
与え、又フリツプフロツプ回路１０３２には同期
分周回路１２より入力端子１０３３に供給される
再生垂直同期信号が供給され、之よりフリツプフ
ロツプ回路１０３４にセツトトリガー信号を供給
する。又、フリツプフロツプ回路１０３１にはフ
リツプフロツプ回路１０１６の出力が供給され
て、フリツプフロツプ回路１０３１は或るメモリ
ーの読み終り時点でリセツトされ、フリツプフロ
ツプ回路１０３４にはフリツプフロツプ回路１０
１５の出力が供給されて、フリツプフロツプ回路
１０３４は或るメモリーへの書き込みが終了した
時点でリセツトされる。又、２ビツトのメモリー
１０３５が設けられ、之にてフリツプフロツプ回
路１０３４の出力の立下り時点で、２ビツトのカ
ウンタ１０２１の内容を記憶し、フリツプフロツ
プ回路１０３１の出力の立ち下りで２ビツトのカ
ウンタ１０３５の内容を強制的にカウンタ１０２
２に書き込むようにして垂直合せを行う。又、ベ
ロシテイーエラー書き込み可能信号は例えばカウ
ンタ１００７の出力の立ち上がりから例えば30μ
secの時間幅の出力を発生するモノステーブルマ
ルチバイブレータ１０３６を用いて形成し、その
信号を出力端子１０３７に出力する。

又、フリツプフロツプ回路１０３４の出力のタ
イミングでフリツプフロツプ回路１０１５の出力
状態を記憶すると１ビツトメモリー１０３７が設
けられ、この１ビツトメモリー１０３７の出力は
フリツプフロツプ回路１０３１の出力のタイミン
グでフリツプフロツプ回路１０１６に転送され
る。尚フリツプフロツプ回路１０１５は之に入力
端子１０３８からVTRより得られるライン識別
信号が供給されて所定のタイミングでリセツトさ
れる。

尚、上記の説明ではＡ−Ｄ変換器７、同期信号
発生回路１６の具体構成は説明しなかつたが、こ
れらは通常用いられるものでよいので説明を省略
した。

上述せる本発明によれば、ビデオ信号のバース
ト信号にドロツプアウトが生じて、ベロシテイー
エラーが検出できないときでも、有効にベロシテ
イーエラー補正を行うことのできる時間軸誤差補
正装置を得ることができる。

更に、上述せる本発明によれば、ビデオ信号の
バースト信号にドロツプアウトが生じ、且つビデ
オ信号区間にもドロツプアウトが生じた場合で
も、有効にベロシテイーエラー補正を行うことの
できる時間軸誤差補正装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク線
図、第２図〜第５図は第１図の一部の具体構成を
示すブロツク線図、第６図は波形図、第７図〜第
９図は第１図の一部の具体構成を示すブロツク線
図、第１０図〜第１３図は波形図、第１４図は第
１図の一部の具体構成を示すブロツク線図、第１
５図及び第１６図は波形図、第１７図は第１図の
一部の具体構成を示すブロツク線図、第１８図は
波形図、第１９図は第１図の一部の具体構成を示
すブロツク線図、第２０図は波形図である。 PKはVTRの再生回路、TKは時間軸誤差補正
装置、６は入力回路、７はＡ−Ｄ変換器、９は主
記憶装置、１０はドロツプアウト処理回路、１１
はＤ−Ａ変換器、１２は信号処理回路、１３は書
き込みクロツク信号発生回路、１４はベロシテイ
ーエラー記憶回路、１５は読み出しクロツク信号
発生回路、１７はドロツプアウト状態記憶回路、
２０は制御回路である。

Claims

【特許請求の範囲】１入力ビデオ信号に含まれる時間軸変動に応じ
て作られた書き込みクロツク信号によつて上記入
力ビデオ信号を主記憶装置に書き込むと共に、基
準の読み出しクロツク信号によつて上記主記憶装
置の内容を読み出して、時間軸変動の除去された
出力ビデオ信号を得るようにした時間軸誤差補正
装置に於て、上記入力ビデオ信号に含まれるドロ
ツプアウト部分の位置を記憶するドロツプアウト
状態記憶回路と、該ドロツプアウト状態記憶回路
よりの読み出し出力に従つて上記主記憶装置より
読み出されたビデオ信号のドロツプアウト部分を
置換補正するドロツプアウト処理回路と、上記入
力ビデオ信号のライン毎のベロシテイーエラーを
検出するベロシテイーエラー検出回路と、該検出
されたベロシテイーエラーを順次記憶するベロシ
テイーエラーメモリーと、該ベロシテイーエラー
メモリーの読み出し出力に応じて上記読み出しク
ロツク信号を位相変調する変調回路と、上記入力
ビデオ信号のバースト信号部分にドロツプアウト
があることを検出するバースト信号検出回路とを
設け、該バースト信号検出回路の検出出力によつ
て所定の水平期間のベロシテイーエラーを変調回
路に供給するようになして、上記ビデオ信号のベ
ロシテイーエラーを補正するようにしたことを特
徴とする時間軸誤差補正装置。２入力ビデオ信号に含まれる時間軸変動に応じ
て作られた書き込みクロツク信号によつて上記入
力ビデオ信号を主記憶装置に書き込むと共に、基
準の読み出しクロツク信号によつて上記主記憶装
置の内容を読み出して、時間軸変動の除去された
出力ビデオ信号を得るようにした時間軸誤差補正
装置に於て、上記入力ビデオ信号に含まれるドロ
ツプアウト部分の位置を記憶するドロツプアウト
状態記憶回路と、該ドロツプアウト状態記憶回路
よりの読み出し出力に従つて上記主記憶装置より
読み出されたビデオ信号のドロツプアウト部分を
置換補正するドロツプアウト処理回路と、上記入
力ビデオ信号のライン毎のベロシテイーエラーを
検出するベロシテイーエラー検出回路と、該検出
されたベロシテイーエラーを順次記憶するベロシ
テイーエラーメモリーと、該ベロシテイーエラー
メモリーの読み出し出力に応じて上記読み出しク
ロツク信号を位相変調する変調回路と、上記入力
ビデオ信号のバースト信号部分にドロツプアウト
があることを検出するバースト信号検出回路と、
上記ベロシテイーエラーメモリーからの出力にオ
フセツトを与えるオフセツト回路とを有し、上記
バースト信号検出回路の検出出力により所定の水
平期間のベロシテイーエラーを上記変調回路に供
給するようになすと共に、上記バースト信号にド
ロツプアウトがあつた区間に対する上記変調回路
の位相変調動作に上記オフセツト回路からのオフ
セツトを与えるようにしたことを特徴とする時間
軸誤差補正装置。３入力ビデオ信号に含まれる時間軸変動に応じ
て作られた書き込みクロツク信号によつて上記入
力ビデオ信号を主記憶装置に書き込むと共に、基
準の読み出しクロツク信号によつて上記主記憶装
置の内容を読み出して、時間軸変動の除去された
出力ビデオ信号を得るようにした時間軸誤差補正
装置に於て、上記入力ビデオ信号に含まれるドロ
ツプアウト部分の位置を記憶するドロツプアウト
状態記憶回路と、該ドロツプアウト状態記憶回路
よりの読み出し出力に従つて上記主記憶装置より
読み出されたビデオ信号のドロツプアウト部分を
置換補正するドロツプアウト処理回路と、上記入
力ビデオ信号のライン毎のベロシテイーエラーを
検出するベロシテイーエラー検出回路と、該検出
されたベロシテイーエラーを順次記憶するベロシ
テイーエラーメモリーと、該ベロシテイーエラー
メモリーの読み出し出力に応じて上記読み出しク
ロツク信号を位相変調する変調回路と、上記入力
ビデオ信号のバースト部分にドロツプアウトがあ
ることを検出するバースト信号検出回路と、上記
ベロシテイーエラーメモリーからの出力にオフセ
ツトを与えるオフセツト回路とを有し、上記バー
スト信号検出回路の検出出力により所定の水平期
間のベロシテイーエラーを上記変調回路に供給す
るようになすと共に、上記バースト信号にドロツ
プアウトがあつた区間に対する上記変調回路の位
相変調動作に上記オフセツト回路からのオフセツ
トを与えるようになし、上記ドロツプアウト状態
記憶回路及び上記バースト信号検出回路より同時
に出力が得られたときは、上記ドロツプアウト状
態記憶回路の出力区間に於て上記オフセツト動作
を停止せしめて、１水平周期前のベロシテイーエ
ラーに相当する位相変調動作を行わせるようにし
たことを特徴とする時間軸誤差補正装置。