JPS622514B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、例えばヘリカルスキヤン形VTRか
ら再生されるビデオ信号のように時間軸変動を伴
つたビデオ信号を、例えば放送局の元のビデオ信
号に合つた時間軸変動のないビデオ信号を得るた
めの時間軸誤差補正装置に関する。

斯種装置は今まで種々提案されているが、本発
明は特に入力ビデオ信号中にドロツプアウトがあ
つた場合にもそのドロツプアウトの検出された位
置に応じて２種類のドロツプアウト補償を選択的
に行つて、正確な時間軸誤差補正を行うことので
きる時間軸誤差補正装置を提供せんとするもので
ある。

以下に図面の参照して本発明の実施例を説明す
るが、先ず第１図を参照して全体の構成を説明す
る。第１図においてTKは時間軸誤差補正装置を
全体として示し、之に加えてヘリカルスキヤン形
のVTRの再生回路PKの一部が示されている。
VTRの記録方式としては、ダイレクトクロマ記
録の場合、ヘテロダインクロマ記録の場合及び白
黒信号記録の場合を考えることが出来、いずれの
場合でも磁気テープ１に形成された傾斜記録トラ
ツクを回転磁気ヘツド２が走査することにより再
生されたFMビデオ信号がプリアンプ３に供給さ
れる。更に、通常ビデオ信号はFM記録されてい
るので、このFMビデオ信号がFM復調回路４に
供給されることによつて復調されて再生ビデオ信
号が得られるのであるが、VTRがヘテロダイン
クロマ記録方式を採用している場合にはFM復調
回路４は通常行なわれている複合ビデオ信号を再
合成する回路を含む。更にVTRの再生回路PKに
はFMビデオ信号の段階でドロツプアウトを検出
するドロツプアウト検出回路５が設けられてい
る。従つて本実施例においてはVTRより本発明
の時間軸誤差補正装置TKには、少なく共再生ビ
デオ信号とドロツプアウト検出信号とが供給され
ている。

次に時間軸誤差補正装置TKの方について説明
する。さて、VTRよりの再生ビデオ信号は最初
に入力回路６に供給される。入力回路６は入力ビ
デオ信号がヘテロダインクロマ記録方式のVTR
の出力の場合には、輝度信号と色度信号のインタ
ーリーブ間係を合わせる色度信号処理回路を主と
して含んでいる。入力回路６の出力は、Ａ−Ｄ変
換器７及び同期分離回路１２に供給される。Ａ−
Ｄ変換器７では入力ビデオ信号が例えば８ビツト
のデジタルコードの信号に変換される。変換され
たデジタルビデオ信号はドロツプアウト補償回路
８を通じて主記憶装置９に供給されて記憶され
る。ドロツプアウト補償回路８では２ライン分の
デジタルメモリーを具備しており、クロツクビツ
ト単位又は１ライン単位のドロツプアウト補償が
行なわれる。主記憶装置９よりの出力はＤ−Ａ変
換器１０−信号処理回路１１を通じて出力端子１
８に出力される。同期分離回路１２では入力ビデ
オ信号より再生水平同期信号及び再生バースト信
号が取り出され、書き込みクロツク信号及びベロ
シテイーエラー信号を発生する書き込みクロツク
信号発生回路１３及びシステムの制御命令を行な
う制御回路１７に供給される。又、ベロシテイー
エラー記憶回路１４はベロシテイーエラーメモリ
ーを有し、対応するラインのビデオ信号（デジタ
ル信号）の読み出し時に読み出しクロツク信号を
発生する読出しクロツク信号発生回路１５に変調
信号を送る。同期信号発生回路１６は入力端子１
９より外部の基準信号を受け、所定の同期信号を
読出しクロツク信号発生回路１５及び信号処理回
路１１に供給しており、ここでは、Ｄ−Ａ変換器
１０より出力されたビデオ信号に所定の同期信号
を付加する。之等各回路の具体構成を第２図以下
を参照して説明する。

先ず第２図について入力回路６の具体構成を説
明する。入力端子１０１にはFM復調回路４より
の再生ビデオ信号が供給される。この再生ビデオ
信号はアンプ１０２で所定のレベルに増巾され
て、カラーモードスイツチ回路１０３を通じ、更
にローパスフイルタ１０４−遅延回路１０５−バ
ツフアアンプ６を通じて出力端子１０７より次段
のＡ−Ｄ変換器７に供給されることとなる。尚、
１０２ａはアンプのゲイン調整用可変抵抗器であ
る。一方カラーモードスイツチ回路１０３の出力
の一部を出力端子１０８を通じて同期分離回路１
２に供給する。ローパスフイルタ１０４は不要帯
域成分を除去するための回路であり、遅延回路１
０５はビデオ信号部、同期分離回路１２及び書込
みクロツク信号発生回路１３より得られる書込み
クロツク信号との時間関係を合わせるための回路
である。

カラーモードスイツチ回路１０３では入力ビデ
オ信号が、もし例えばNTSCカラーテレビジヨン
信号をそのまま記録する直接記録方式のVTRの
出力であれば、色度信号処理回路１０９を通さず
に、又ヘテロダイン記録方式のVTR（即ち、色
度信号を低域に変換して記録し、再生時元にもど
す時にAPC処理等を行い色度信号だけはジツタ
ー成分を除去するようにしたVTR）の出力の場
合には、色度信号処理回路１０９を介して信号を
出力するように縦続接続されたスイツチ１０３
ａ，１０３ｂから構成されている。色度信号処理
回路１０９はヘテロダイン記録方式の信号に輝度
信号と色度信号（搬送色信号）との間のインター
リーブ関係を持たせるために必要だから設けられ
ているのである。

次に第３図を参照してドロツプアウト補償回路
８の具体構成について説明する。Ａ−Ｄ変換器７
よりの例えば８ビツトに変換されたデジタルビデ
オ信号が入力端子２０１に供給され、１ビツトの
バツフアメモリー２０２で時間タイミングが整え
られてスイツチ回路２０３に供給される。そし
て、ドロツプアウトが検出されない時にはスイツ
チ回路２０３の可動接点２０３ｃは固定接点２０
３ａ側に接続されて出力端２０５を通じて次段の
主記憶装置９にデジタルビデオ信号を供給すると
共に２ライン分の記憶容量を有するドロツプアウ
トメモリー２０４に順次記憶させる。このメモリ
ー２０４は後段の主記憶装置９と同じ構成で例え
ば２ライン分のシフトレジスタが８本並列に設け
られて構成されるが、簡単のため第３図では図示
を省略している。本発明装置のドロツプアウト補
償は２つの方式を併用している。即ち、絵素単位
と、ライン単位で行なう場合とである。そして、
上述のようにドロツプアウトメモリー２０４は２
ライン分の記憶容量を有しているので、ドロツプ
アウト補償は１ラインおいた前のライン区間のビ
デオ信号が絵素単位又はライン単位で用いられる
ことにより行われる。このように信号置換は、２
ライン前の信号で行われるので、輝度信号、色度
信号共、同位相の信号で置換されることになる。
VTR側のドロツプアウト検出回路５よりの検出
出力パルスは絵素単位補償のために用いられ、こ
のパルスは入力端子２０６を通じてパルス整型回
路２０７に供給される。

ところが、入力ビデオ信号のバースト信号部分
が欠落又は減衰している場合に、これの絵素単位
補償を行つてバースト信号部分のみを２水平ライ
ン前のものと置き換え、それを基準として色再生
を行つた場合には、時間軸誤差等の影響により正
確な色再生が行えず、このためヒユーが乱れてし
まい、そのライン全てが他のラインと異つた色に
なつてしまう。又、後段に設けられた時間軸誤差
補正装置により、主記憶装置への入力ビデオ信号
の書込みを行う際の書き込みクロツクもバースト
信号の基準として作られるため、バースト信号部
分のみを２水平ライン前のもので置換した場合に
は、２水平ライン前の時間軸変動により作られた
書き込みクロツクで現在の入力ビデオ信号が主記
憶装置に書き込まれることになり、時間軸誤差を
除去することは全く不可能となつてしまう。

そこで入力ビデオ信号のカラーバースト信号部
分にドロツプアウトが検出された場合には、書き
込みクロツク信号発生回路１３よりの信号
が得られ、これが入力端子２１０ａを通じてＤ−
フリツプフロツプ回路２０９に供給されると共
に、制御回路１７より入力端子２１０ｂに書き込
み開始信号が供給され、これにより信号が
同期されてオア回路２０８に供給される。このオ
ア回路２０８の出力は同期回路２１１を通じてス
イツチ回路２０３を制御することになる。

このようにしてライン単位での置換が行われて
ドロツプアウトの補償がされることにより、上述
の問題が解決される。なお、バツフアメモリー２
０２には入力端子２１２に供給される。書き込み
クロツク信号発生回路１３よりの書き込みクロツ
ク信号が与えられ、同期回路２１１及びドロツプ
アウトメモリー２０４には入力端子２１３に供給
される制御回路１７よりの書き込み記憶可能信号
によりアンド回路２１４でゲートされた書き込み
クロツク信号が供給される。

次に第４図を参照して主記憶装置９の具体構成
を説明する。入力端子３０１にはドロツプアウト
補償回路８よりのデジタルビデオ信号が又出力端
子３０２にはメモリー群より読み出されたデータ
が得られる。出力端子３０２よりのデジタルビデ
オ信号は後段のＤ−Ａ変換器１０に供給される。
さて、３０３と３０４は夫々書き込み及び読み出
しアドレスデコーダであり、夫々入力端子３０
５，３０５′；３０６，３０６′に制御回路１７よ
りの２ビツトのアドレスコードを受ける。入力端
子３０７及び３０８は夫々書込みクロツク信号と
読出しクロツク信号が与えられ、入力端子３０
９，３１０には夫々書込み可能及び読出し可能信
号が与えられる。例えばアドレスデコーダ３０４
の出力でメモリーM₀が選択されており、メモリ
ーM₀の入出力側に夫々スイツチ回路３２８，３
２９が設けられており、このメモリーM₀で読み
出しが行なわれ、他のメモリーM₁，M₂，M₃は
夫々の入出力側に設けられたスイツチ回路３３
０，３３１；３３２，３３３；３３４，３３５が
書き込み側に切換えられている。この場合、勿論
メモリーM₁，M₂，M₃のいずれかが書き込み状態
であり、例えばアドレスデコーダ３０３によりメ
モリーM₂が書き込み状態ならば、夫々メモリー
M₀には読み出しクロツク信号が、又メモリーM₂
には書き込みクロツク信号が与えられることにな
る。３１１〜３２３は夫々アンド回路であり、３
２４〜３２７はオア回路である。尚メモリーM₀
〜M₃はドロツプアウトメモリー２０４と同じ構
成で、夫々２ライン分の並列８ビツトのシフトレ
ジスタよりなり、読み出し時にはリサイクルルー
プが形成される。

次に第５図を参照してＤ−Ａ変換器１０の具体
構成を説明する。入力端子４０１から主記憶装置
で読み出されたデジタルビデオ信号が与えられ、
スイツチ回路４０２を通じてＤ−Ａ変換器４０３
に加えられる。ここで、本発明装置に於ける記憶
の仕方を第６図を用いて説明すると、第６図Ａは
入力されるカラー映像信号であり、之は水平同期
信号部Sh、バースト信号部Sb及び映像信号部Sv
より成ることは周知の如くである。又、制御回路
１７で作られる記憶可能信号は第６図Ｂに示され
ており、この信号の高レベルの区間が実際に主記
憶装置９で記憶が行なわれる区間である。従つ
て、主記憶装置９の出力側には第６図Ｃに示す部
分のデジタルビデオ出力しか得られない。そこで
先ず第５図のＤ−Ａ変換器１０では水平ブランク
区間は読み出しクロツク信号で同期された第６図
Ｄに示す複合ブランキングパルスを用いて、Ｄ−
Ａ変換器４０３の入力をコード発生器４０４の出
力に切り換え、強制的にペデスタルレベルに相当
するコードを与えるようにしている。即ち、第６
図Ｄのパルスの低レベルの時スイツチ回路４０２
が切り換えられる。従つてＤ−Ａ変換器４０３の
出力は、第６図Ｅに示すようになる。そのため第
５図のＤ−Ａ変換器１０には複合ブランキング信
号の入力端子４０５と読出しクロツク信号の入力
端子４０６及び同期回路４０７が設けられる。
又、本発明装置中でビデオ信号部分に対するペデ
スタルの部分のレベルが自由に変更、設定し得る
ようにスイツチ回路４０２が同期回路４０７の出
力で切り換えられる時にはスイツチ回路４０８を
閉じ、制御信号入力端子４１８よりの手動調整信
号により自由に電流量の設定が出来る電流源４０
９の電流を加算器４１０を通して抵抗器４２０に
流し込み、ペデスタルレベルを可変可能としてい
る。かくしてペデスタルレベルが決定された信号
はバツフアアンプ４１１を通じサンプルホールド
回路４１７を構成するスイツチ回路４１２及びコ
ンデンサ４１３に加えられ、スイツチ回路４０２
及びＤ−Ａ変換器４０３で生じたトランジエント
ノイズを除去してのち再度バツフアアンプ４１４
を通じて出力端子４１５に出力される。尚、スイ
ツチ回路４１２は入力端子４０６よりの読出しク
ロツク信号を遅延回路４１６に供給して遅延せし
められた信号が与えられる。

次に第７図を参照して信号処理回路１１の具体
構成について説明する。Ｄ−Ａ変換器１０よりの
出力はこの信号処理回路１１の入力端子５０１に
供給され、通常は雑音除去用のローパスフイルタ
５０２を通じ更にスイツチ回路５０３−バースト
挿入回路５０４−バツフアアンプ５０５−複合同
期信号挿入回路５０６を通じ、正常なる複合カラ
ービデオ信号として本発明装置の出力端子１８に
出力されることになる。尚、同期信号発生回路１
６より夫々入力端子５０８，５０９及び５１０に
バーストフラグ、システム副搬送波及び複合同期
信号が与えられており、バースト形成回路５１１
でバースト処理されたシステム副搬送波はバース
ト信号としてバースト挿入回路５０４に加えられ
る。又、複合同期信号はドライブアンプ５１２を
通じて複合同期信号挿入回路５０６に加えられて
いる。

一方入力端子５０１よりの信号は輝度・色度信
号分離回路５１３に加えられ、本発明装置の
VTRの再生モードの特殊な場合を処理するルー
プが形成されている。即ち、輝度・色度信号分離
回路５１３の出力はフエーズスプリツター５１４
を介し、夫々の極性の信号がスイツチ回路５１５
に供給される。スイツチ回路５１５はVTRがス
ロー又はスチル再生の時にバースト挿入回路５０
４にて加算されるバースト信号との関連におい
て、本発明装置から出力される複合カラービデオ
信号が常にNTSCカラースタンダードに一致させ
るべくスイツチ切換信号が制御回路１７より与え
られることになるが、この点は本発明の要旨では
ないが、ここではその説明を省略する。尚、５１
６は加算回路で再度輝度信号と色度信号を合成
し、スイツチ回路５０３を介してカラービデオ信
号が、バースト挿入回路５０４へと導びかれる。

尚、スイツチ回路５０３は書込みクロツク信号
発生回路１３よりの変則再生表示信号で制御さ
れ、この信号は入力端子５１７に供給される。即
ち、VTRの再生モードが本発明装置の通常モー
ドで補正し切れないスロー、ステイル、クイツク
モーシヨン等のモードの場合、スイツチ回路５０
３によりバースト挿入回路５０４の入力が加算回
路５１６に接続されるが、本発明装置への入力信
号が白黒モードの時には上述の切換がなされない
様に入力端子５１８よりの白黒信号がインバータ
５１９を介して変則再生表示信号をアンド回路５
２０で制御している。

次に第８図を参照して同期分離回路１２の具体
構成について説明する。入力端子６０１，６０２
には入力回路６よりのビデオ信号及びドロツプア
ウト検出回路５より検出出力パルスが夫々供給さ
れる。先ず、ビデオ信号は輝度・色度信号分離回
路６０３に導びかれ、色度信号はAGCアンプ６
０４−バーストゲート回路６０５を通じてバース
ト信号だけが取り出される。かくして取り出され
たバースト信号はバンドバスフイルタ６０６−ア
ンプ６０７を通じ、レベル検出器６０８でレベル
が検出される。この出力はAGCアンプ６０４の
制御信号として用いるだけでなく、白黒映像信号
検出回路６０９で本発明装置に入力されたビデオ
信号がカラーか白黒かの判別を行い、その結果を
出力端子６１０を通じて制御回路１７に供給して
いる。尚、アンプ６０７の出力は出力端子６１１
を通じて書込みクロツク信号発生回路１３に与え
られ、所定の位相の検出が成される。

一方輝度・色度信号分離回路６０３よりの輝度
信号成分は、先ず遅延回路６１２及び加算回路６
１３とで構成される雑音除去回路６３０を通じて
後、ペデスタルクランプ回路６１４でペデスタル
クランブされ、同期分離回路６１５で水平同期信
号が分離され、正常時はスイツチ回路６１６を通
じて再生同期信号として出力端子６１７より書込
みクロツク信号発生回路１３及び制御回路１７に
供給される。一方、加算回路６１３の出力は又可
変時定数を有するシンクチツプクランプ回路６１
８に供給される。この出力は同期分離回路６１９
に供給され、ペデスタルクランプ回路６１４に対
するクランプバルスを発生するクランプパルス発
生回路６２０に供給される。又このクランプパル
ス発生回路６２０の出力はアンド回路６２１を通
じてペデスタルクランプ回路６１４に供給される
ことになるが、このアンド回路６２１はドロツプ
アウトがある時にペデスタルクランプを阻止する
ように作用する。そのため、シンクチツプクラン
プ回路６１８の出力より得られるビデオレベルで
のドロツプアウト検出回路６２２の出力と入力端
子６０２よりのドロツプアウト検出出力パルスと
がノア回路６２３を通じてアンド回路６２１を制
御することになつている。更に同期分離回路６１
９の出力はスイツチ回路６１６に供給されると共
にミスクランプ検出回路６２４にも供給され、約
1.5Hの時定数を有するリトリガーモノマルチバ
イブレータで構成されたミスクランプ検出回路６
２４はドロツプアウトの発生で同期分離回路６１
９から出力が出なくなると、その出力を低レベル
に落とし、シンクチツプクランプ回路６１８の時
定数を１〜数Ｈ位に下げ、復帰時間を早めてい
る。尚、スイツチ回路６１０より出力される再生
同期信号よりバーストフラグ発生回路６２５でバ
ーストゲートパルスを作り、バーストゲート回路
６０５に供給している。尚、スイツチ回路６１６
はVTRの再生モードが変則的（スロー、ステイ
ル、クイツクモーシヨン等）の場合、入力端子６
２６よりの変則再生表示信号を受け、再生同期信
号として同期分離回路６１９の出力を用いる様に
切換制御される。尚、加算回路６１３の出力は更
に垂直同期信号分離回路６２８に加えられ、出力
端子６２７に再生垂直同期信号が得られるように
成されている。

次に書込みクロツク信号発生回路１３の具体構
成について説明するが、これはAFC系とAPC系
が組み込まれており、先ず第９図を参照してその
AFC系１３Ａの説明をする。同期分離回路１２
よりの再生同期信号は入力端子７０１より加えら
れ、アンド回路７０２とモノマルチバイブレータ
７０３とで等化パルスの除去が行なわれる。この
様子は第１０図Ａ，Ｂに示される。かくして等化
パルスの除去された再生同期信号が遅延用モノマ
ルチバイブレータ７０４及びフリツプフロツプ回
路７０５を通じて周波数−位相検出器７０６に入
力される。この周波数−位相検出器７０６は、２
つの入力ａ，ｂが供給され、２つの出力ｘ，ｙが
得られるようになされ、入力ａの周波数が入力ｂ
の周波数より高い時には出力ｘに入力ａ，ｂの位
相差に応じた信号が、又逆の場合には出力ｙに位
相差に応じたパルス幅の信号が得られる回路であ
り、各出力ｘ，ｙはエラー積分回路７０７にてコ
ンデンサ７０８の電荷を充電もしくは放電させ
る。従つてエラー積分回路７０７の出力は電圧で
与えられ、この出力は可変時定数回路７０９を通
じて電圧制御形可変発振器７１０を制御すること
になる。この発振器７１０の発振中心周波数は
12fsc（fscは色副搬送波周波数で、NTSC方式の
場合fsc≒3.58MHz）であり、この出力は出力端
子７１１より次段のAPC系に供給されると共
に、１／６カウンター７１２で2fscまで周波数を下げ られ、後述するフリツプフロツプ回路７１３、カ
ウンタ７１４及び同期回路７１５に与えられる。
可変時定数回路７０９はこのAFC系の応答時定
数を可変するためのもので、AFCループがロツ
ク状態でない時には短い時定数に、又ロツク状態
の時には長い時定数になる様に制御される。従つ
て１度このAFCループがロツクしてしまうとド
ロツプアウトやガードバンドノイズ等により容易
にロツクが外れる虞はない。

上述せるカウンター７１４は入力される2fscの
周波数を水平同期信号の周波数ｆ_hまでカウント
ダウンし、フリツプフロツプ回路７１３にリセツ
ト用トリガーパルスを与える。又更にこのカウン
タ７１４の内容は並列に出力されて、所定のデコ
ーダを有するウインドパルス発生器７１６に供給
されており、所定のウインドが判定回路７１７に
供給される。この判定回路７１７には別に同期回
路７１５で同期されたモノステーブルマルチバイ
ブレータ７０３の出力が2fscの周波数のクロツク
信号の１周期分の幅を有するパルスとして供給さ
れ、ウインド内にこのパルスが位置していれば端
子OKに、ウインド外ならば端子NGに夫々出力が
得られる。以上の所までを波形図を用いて説明す
る。

第１１図Ａは第１０図Ｂに相当するもので、こ
の波形の信号がモノステーブルマルチバイブレー
タ７０４及び同期回路７１５に供給される。従つ
てバイブレータ７０４からは第１１図Ｂの如きパ
ルスが得られる。一方、１／６カウンタ７１２からは 第１１図Ｃにて示す2fscの周波数のパルスが得ら
れ、このパルスが夫々フリツプフロツプ回路７０
５，７１３のセツト端子に供給されている。第１
１図Ｄ，Ｅは夫々同期回路７１５及びウインドパ
ルス発生器７１６の出力を示し、この図の場合は
ウインド内にパルスが存在しているので判定回路
７１７は端子OKに出力パルスを出力することに
なる。又、フリツプフロツプ回路７０５はバイブ
レータ７０４の出力でリセツトされ、フリツプフ
ロツプ回路７１３はカウンタ７１４の出力でリセ
ツトされる。従つてフリツプフロツプ回路７０５
の立下りタイミングが第１１図Ｇで示されるよう
に、フリツプフロツプ回路７１３の第１１図Ｆで
示されるタイミングより遅れている場合には、周
波数・位相検出器７０６にてその出力ｘ又はｙに
第１１図Ｈに示すパルスが得られ、このパルスの
巾に応じてエラー積分回路７０７の出力が第１１
図Ｉに示すように変更される。

第１２図は再生水平同期信号がウインドパルス
より前に到来してしまつた場合の波形図を示し、
ウインドの位置が第１２図Ｅの点線で示す位置に
あるべき時に、第１２図Ａの再生水平同期信号の
タイミングが相当先立つて到来した場合であり、
第１２図Ｃで同期化された第１２図Ｄの同期化パ
ルスのみが同期回路７１５より判定回路７１７に
供給されることになるので、判定回路７１７はそ
の出力端子NGに第１２図Ｆに示すパルスを発生
する。従つてこのパルスでバイブレータ７０４、
フリツプフロツプ回路７０５及びフリツプフロツ
プ回路７１３が強制的にリセツトされることにな
り、第１２図Ｂ，Ｇ及びＨに示す出力波形とな
る。この場合にはフリツプフロツプ回路７０５及
び７１３の立下りは一致するので、周波数・位相
検出器７０６はそのいずれの出力端子にも出力パ
ルスを出さず、従つてエラー積分回路７０７の出
力は一定となる。

又このAFC系１３Ａにはモノマルチバイブレ
ータ７１８及びフリツプフロツプ回路７１９が設
けられ、再生水平同期信号がウインドより遅れて
来た場合の処理を行なつている。即ちその動作は
第１３図にて示されており、第１３図Ａに示す再
生水平同期信号が第１３図Ｅで示すウインドパル
スより遅れてきた場合であつて、第１３図Ｅに示
すウインドパルスはその立ち下りでフリツプフロ
ツプ回路７１９をセツトすることになり、フリツ
プフロツプ回路７１９の出力は第１３図Ｆで示す
ようにウインドパルスの立下りでセツトされ、ウ
インドパルスの幅より多少広い時定数を有するバ
イブレータ７１８の出力の立ち上りでリセツトさ
れる。尚正常時このフリツプフロツプ回路７１９
がセツトされない様にバイブレータ７１８の出力
が高レベルにある時にはセツト入力が受け入れら
れない様にされている。このフリツプフロツプ回
路７１９の出力は否定信号としてカウンタ７１４
に与えられているので、この間カウンタ７１４は
カウントしない。又この場合、判定回路７１７は
出力端子NGに第１３図Ｇで示すパルスを出し、
このパルスでバイブレータ７０４、フリツプフロ
ツプ回路７０５，７１３及びカウンタ７１４がク
リアされる。第１３図Ｂはバイブレータ７０４の
出力を示し、判別回路７１７の出力でクリアされ
ている状態を示す。更にカウンタ７２０、アンド
回路７２１及びリトリガーモノマルチバイブレー
タ７２２が設けられ、AFCロツクがはずれた
時、時定数回路７０９の時定数を変更する。すな
わち、判別回路７１７の出力端子OKよりのパル
スをカウンタ７２０で15個数えるとカウンター７
２０はキヤリー出力を出し、自分自信のカウント
機能を停止させると共にアンド回路７２１を開
く。その後、この出力端子OKがリトリガーモノ
マルチバイブレータ７２２に加えられ、時定数が
150H相当のバイブレータ７２２の出力は端子OK
の出力が150H以上の間欠落するとロツクはずれ
として時定数回路７０９を制御する。勿論出力端
子OKから出力パルスが出ないときは出力端子NG
から出力パルスが先ず出るので、カウンタ７２０
はクリアされ、キヤリー出力は消えアンド回路７
２１は閉じられる。このAFC系ではVTRの再生
動作モードを判別させる回路が附属しており、変
則再生モード信号を出す。即ち、４ビツトのアツ
プダウンカウンタ７２３でフリツプフロツプ回路
７１３の出力をアツプ方向にカウントし、入力端
子７２７に供給される同期信号発生回路１６より
の基準水平同期信号でダウン方向にカウントす
る。又このカウンタ７２７は入力端子７２９より
の0.5secパルスで0.5秒毎にクリアされる。カウ
ンタ７２３の夫々のキヤリー出力はリトリガーモ
ノマルチバイブレータ７２４，７２５を通じてオ
ア回路７２６に供給され、出力端子７２８に変則
再生モード信号が得られる。バイブレータ７２
４，７２５は一種のヒステリシス回路である。

次に第１４図を参照して、書込みクロツク信号
発生回路１３の先のAFC系１３Ａの後段に接続
されるAPC系１３Ｂの具体構成を説明する。入
力端子８０１で受けた12fscのクロツク信号が、１／４ カウンタ８０２で3fscの周波数の信号に落とさ
れ、位相変調器８０３に供給される。又、同期分
離回路１２より入力端子８０４にバーストパルス
が与えられ、バーストパルスのうち所定の１波の
タイミングに同期したパルスがパルス成型回路８
０５より得られる。即ち第１５図Ａが入力端子８
０４に供給されるバーストパルスであり、パルス
成型回路８０５の出力には第１５図Ｂにて示すよ
うに、第１５図Ａのバーストパルスのうち所定部
分の１周期幅に相当するパルスが得られる。この
パルスは次段のトリガージエネレータ８０６に供
給され、このパルスの位相に一致した連続パルス
が例えば３μsec区間だけ得られることになる。
一方このトリガージエネレータ８０６よりの連続
パルスの周波数は、位相変調器８０３の出力を１／３ カウンタ８０７でfscの周波数にされたクロツク
信号の周波数に依存する様に成される。位相変調
器８０３及び１／３カウンタ８０７の出力は夫々パル ス成型回路８０８，８０９でデユーテイー50％の
パルスとされて出力端子８１０，８１１に書込み
クロツク信号及び再生副搬送波信号として取り出
される。トリガージエネレータ８０６の出力は入
力端子８０１に供給される12fscの信号で同期さ
れて第１５図Ｄにて示すリセツトパルスをパルス
発生器８１２で発生し、１／４カウンタ８０２と１／３
カウ ンタ８０７を夫々リセツトすると共に、１波抽出
回路８１３、ゲートパルス発生回路８１４及びア
ンド回路８１５に供給される。又、アンド回路８
１６には１／３カウンタ８０７よりの出力が与えられ ており、従つてアンド回路８１５及び８１６の出
力は第１５図Ｆ，Ｇで示すように各３パルス選ば
れ、位相検出器８１７に供給されることになる。
この位相比較器８１７では第１５図Ｈで示すパル
スの位相差を第１５図Ｉで示すようにコンデンサ
８１８に対し電荷量として与え電圧値に変換して
位相変調器８０３を制御することになる。又、１
波抽出回路８１３の出力及び１／３カウンタ８０７の 出力は位相差検出器８１９に加えられ、スイツチ
回路８２０でベロシテイーエラーをサンプリング
してコンデンサ８２１に蓄え、バツフアーアンプ
８２６を介して出力端子８２２よりベロシテイー
エラーが取り出される。更にこのAPC系１３Ｂ
では信号が作られる。即ち入力端子８２３
よりの記憶可能信号でリセツトされ、アンド回路
８１５よりのパルスでリセツトされるフリツプフ
ロツプ回路８２４が設けられ、このフリツプフロ
ツプ回路８２４の端子より出力端子８２５に、
信号が得られる。尚、第１５図ＪはＩ波抽
出回路８１３の出力を示し、第１５図Ｋは１／３カウ ンタ８０７の出力を示す。

次に第１６図を参照してベロシテイーエラー記
憶回路１４及び読出しクロツク信号発生回路１５
の具体構成を説明する。入力端子９０１よりの
APC系１３Ｂよりのベロシテイーエラーは、ス
イツチ回路９０２を介してスイツチ回路９０３に
供給される。このスイツチ回路９０３には３ビツ
トのライトアドレスが入力端子９０４，９０
４′，９０４″より与えられており、コンデンサ９
０５−０，９０５−１，………………，９０５−
７のアドレスを決める。尚、端子９０４，９０
４′に与えられるアドレスは第４図のデコーダ３
０３の入力端３０５，３０５′に与えられるアド
レスと共通でなる。ベロシテイーエラーは１ライ
ン単位で補正するので、３ビツトのデジタルコー
ド信号となつている。このことは、読み出し側に
も同じことが言え、スイツチ回路９０６には３ビ
ツトのリードアドレスが夫々入力端子９０７，９
０７′及び９０７″に供給される。又ベロシテイー
エラーは次の水平区間の位相検出が始まるといま
まで述べた部分のベロシテイーエラーが分かるこ
とになるので、メモリーとしては実際のアドレス
とは１つの手前のアドレスに記憶しなければなら
ない。本実施例ではメモリーコンデンサ９０５−
０，９０５−１，………………，９０５−７の接
続とスイツチ回路９０３の接続とに工夫を加えて
解決している。かくして蓄えられたベロシテイー
エラーはリードアドレスに従つて読み出され、バ
ツフアアンプ９２２を通じて積分器９０８に供給
されて鋸歯状波に直され、入力端子９０９よりの
システムサブキヤリヤー（これは同期信号発生回
路１６で発生する）をベロシテイーエラーで位相
変調器９１０で変調する。尚、９２３はリセツト
パルス発生回路で、之に端子９２４よりの基準水
平同期信号が供給され、之よりのリセツトパルス
が積分器９０８に供給される。かくして変調器９
１０より得られたパルス列をデユテイー整型回路
９１１、３倍高調波抽出回路９１２、デユーテイ
ー修正回路９１３で周波数が3fscのデユーテイー
50％のパルスを得、エクスクル−シブオア回路９
１４を介して出力端子９１５にリードクロツク信
号として供給される。

一方デユーテイー修正回路９１３の出力は１／３カ ウンター９１６でfscの周波数に落とされ読出し
サブキヤリアとしてデユーテイー修正回路９１７
及びエクスクル−シブオア回路９１８を通じて出
力端子９１９に得られることになる。尚、夫々の
エクスクル−シブオア回路９１４，９１８には変
則再生モード時反転指令信号が入力端子９２０に
制御回路１７より与えられることになるが詳細は
省略する。尚、スイツチ回路９０２は入力端子９
２１よりのベロシテイーエラー書き込み可能パル
ス信号で制御される。

次に制御回路１７の具体構成について第１７図
を参照して説明する。入力端子１００１，１００
２より夫々再生水平同期信号、再生色副搬送波信
号、入力端子１００３，１００４より読出し色副
搬送波信号、基準水平同期信号が供給される。再
生水平同期信号及び再生色副搬送波信号は夫々書
込みクロツク信号発生回路１３で形成され、又基
準水平同期信号及び読出し色副搬送信号は同期信
号発生回路１６及び読出しクロツク信号発生回路
１５より与えられる。１００５はスタートパルス
発生回路を示す。第１８図Ａに示す再生水平同期
信号に対し、第１８図Ｂに示す位置に書込みスタ
ート信号を出し、出力端子１００６より書込みス
タートパルスを出す。カウンタ１００７は書込み
スタートパルスを受けて再生クロツク信号を例え
ば640個数え第１８図Ｄで示す書込み可能信号を
発生させる。１００８は読み出し側のスタートパ
ルス発生回路を示し、同じく640個分の読出しク
ロツク信号を数えるカウンタ１０１０で読出し記
憶可能信号を出力する。かくして、入力端子１０
１１及び１０１２に対して、夫々再生クロツク信
号、読出しクロツク信号が与えられており、出力
端子１００６，１００９より夫々書込みスタート
信号及び読出しスタート信号が、又出力端子１０
１３及び１０１４よりは夫々書込み記憶可能信
号、読出し記憶可能信号が得られることになる。
又１０１５及び１０１６は夫々Ｔ−フリツプフロ
ツプ回路でこの出力が夫々アドレス信号の一部と
なり偶数フイールドか奇数フイールドかを決定す
る。即ち、第４図に示す主記憶装置９の2Hメモ
リーM₀〜M₃の前半か、後半かの区別となる。フ
リツプフロツプ回路１０１５の出力は第１８図に
示されており、又数100nSECのモノステーブル
マルチバイブレータ１０１７，１０１８が夫々フ
リツプフロツプ回路１０１５，１０１６の立下り
出力を受けてトリガーされ、例えばフリツプフロ
ツプ回路１０１７の出力は第１８図Ｅに示されて
いる。このバイブレータ１０１７及び１０１８の
出力は夫々アンド回路１０１９，１０２０を介し
てカウンタ１０２１，１０２２とに与えられ、こ
れらの出力に残りのアドレス信号が夫々得られ
る。即ち出力端子１０２３，１０２３′，１０２
３″にライトアドレス信号が、又、出力端子１０
２４，１０２４′，１０２４″にリードアドレス信
号が得られる。

２ビツトのカウンタ１０２１よりの出力が第１
８図Ｆに示されている。更にデジタル比較器１０
２５及び１０２６が設けられ、アドレスの状態が
Ｒ＝Ｗ＋１の場合、インバータ１０２７を介して
アンド回路１０１９を閉じ、又Ｗ＝Ｒ＋１の時イ
ンバータ１０２８を介してアンド回路１０２０を
閉じる如くなし、読出しと書込みが同じメモリー
（即ちＲ＝Ｗの状態）を指定するものを防いでい
る。尚、Ｒ、Ｗは書込み、読出し時のメモリー
M₀〜M₃の番号０〜３を示す。

更に再生画の垂直方向の位置決めのために垂直
同期信号ロツク回路が設けられている。即ちフリ
ツプフロツプ回路１０２９は同期信号発生回路１
６より入力端子１０３０に供給される基準垂直同
期信号を１／２に分周しフリツプフロツプ回路１０３ １のセツト入力端子Ｓにトリガーパルスを与え、
又フリツプフロツプ回路１０３２は同期分離回路
１２より入力端子１０３３に供給される再生垂直
同期信号を受けフリツプフロツプ回路１０３４に
セツトトリガーを与える。又、フリツプフロツプ
回路１０３１は１０１６の出力を受け、或るメモ
リーの読み終り時点でリセツトされ、フリツプフ
ロツプ回路１０３４は１０１５の出力を受け、或
るメモリーへの書き込みが終了した時点でリセツ
トされる。又、２ビツトのメモリー１０３５が設
けられ、フリツプフロツプ回路１０３４の出力の
立下り時点で、２ビツトのカウンタ１０２１の内
容を記憶し、フリツプフロツプ回路１０３１の出
力の立ち下りで２ビツトのカウンタ１０３５の内
容を、強制的にカウンタ１０２２に書き込むよう
にして垂直合せを行う。又、ベロシテイーエラー
書込み可能信号は例えばカウンタ１００７の出力
の立ち上りより例えば30μsecの時定数を有する
モノステーブルマルチバイブレータ１０３６を用
い出力端子１０３７に出力する。

尚、上記の説明ではＡ−Ｄ変換器７、同期信号
発生回路１６の具体構成は説明しなかつたが、こ
れらは通常用いられるものでよいので説明を省略
した。

上述せる本発明によれば、入力ビデオ信号中に
ドロツプアウトがあつた場合にもそのドロツプア
ウトの検出された位置に応じて２種類のドロツプ
アウト補償を選択的に行つて、正確な時間軸誤差
補正を行うことのできる時間軸誤差補正装置を得
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク線
図、第２図〜第５図は第１図の一部の具体構成を
示すブロツク線図、第６図は波形図、第７図〜第
９図は第１図の一部の具体構成を示すブロツク線
図、第１０図〜第１３図は波形図、第１４図は第
１図の一部を示すブロツク線図、第１５図は波形
図、第１６図及び第１７図は第１図の一部を示す
ブロツク線図、第１８図は波形図である。 ７はＡ−Ｄ変換器、８はドロツプアウト補償回
路、９は記憶装置（主記憶装置）、１０はＤ−Ａ
変換器、１３は書込みクロツク信号発生回路、１
４はベロシテイーエラー検出回路、１５は読出し
クロツク信号発生回路、１７は制御回路である。

Claims (1)

【特許請求の範囲】
1. １ 入力カラービデオ信号中のカラーバースト信
   号を基準にして作られた書込みクロツク信号に従
   つて順次上記入力カラービデオ信号を記憶装置に
   書き込み、基準信号に基づいて作られた読み出し
   クロツク信号に従つて上記記憶装置より上記入力
   カラービデオ信号を順次読み出すようにして、上
   記入力カラービデオ信号の時間軸変動を除去する
   ようにした時間軸誤差補正装置に於て、上記入力
   カラービデオ信号のドロツプアウトを検出するド
   ロツプアウト検出手段と、上記入力カラービデオ
   信号が供給されると共に少くとも２水平ライン分
   の記憶容量を有するドロツプアウト補償回路とを
   具備し、上記ドロツプアウト補償回路は上記ドロ
   ツプアウト検出手段によりドロツプアウトが検出
   されたときは２水平ライン前の上記入力カラービ
   デオ信号により絵素単位の置換を行い、ドロツプ
   アウトが上記カラーバースト信号部分に検出され
   たときは２水平ライン前の上記入力カラービデオ
   信号により水平ライン単位の置換を行い、上記入
   力カラービデオ信号のドロツプアウトを補償する
   ようにしたことを特徴とする時間軸誤差補正装
   置。