KR100316675B1 - 클록신호생성장치 - Google Patents

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이데이 노부유끼
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Abstract

(목적) 비디오 신호의 동기 신호에 위상을 고정시킨 클록 신호를 생성하는 장치에 있어서, 디지털화된 비디오 신호에서 직접 수평 동기 신호의 위상 정보를 꺼낸다.
(구성) 디엠퍼시스 회로(6)의 출력인 디지털화된 Y 신호는 직접 PLL 회로(17)에 공급된다. 상기 PLL 회로(17)내의 디지털 위상 비교 회로(18)는 윈도우 생성 회로(23)가 생성하는 윈도우가 열려 있는 기간, 입력된 Y 신호의 수평 동기 신호의 상승 엣지의 전후를 VCO(21)가 생성하는 시스템 클록을 사용하여 예컨대 64 개 샘플링하고, 그것들을 가산하는 것에 의해서 수평 동기 신호와 윈도우와의 위상 에러를 검출한다.

Description

클록 신호 생성 장치
＜산업상의 이용분야＞
본 발명은 비디오 신호를 디지털 처리하는 시스템에서의 클록 신호 생성 장치에 관한 것이다.
＜종래의 기술＞
비디오 신호 처리 회로를 디지털화한 VTR 이 공지되어 있다(예컨대, 일렉트로닉스 라이프, 1988년 7월호의 47 내지 53 페이지).
제 11 도는 이와 같은 VTR 에서의 재생 비디오 신호 처리 회로 구성의 1 실시예를 도시한 블록도이다. 이 도면에 있어서, 재생 헤드(1)에 의해 자기 테이프(도시 생략)로부터 재생된 FM-Y 신호와 저역 변환 C 신호의 합성 신호는 헤드 앰프(2)에 의해 증폭된다. 그리고, FM-Y 신호는 고역통과 필터(3)에 의해 분리되어A-D 변환기(4)에 공급된다. 또한, 저역 변환 C 신호는 저역통과 필터(도시 생략)에 의해 분리되어 색신호 재생 처리 회로(도시 생략)에 공급된다. 본 발명은 C 신호의 처리계와는 직접적은 관련은 없으므로, 이하, 색신호 재생 처리 회로에 대해서는 언급하지 않겠다. 상기 A-D 변환기(4)는 입력된 FM-Y 신호를 디지털화하여 FM 복조기(5)에 공급한다. 디지털화된 FM-Y 신호는 여기에서 FM 복조되어 디지털화된 Y 신호로 되며, 다음의 디엠퍼시스 회로(6)에서 디엠퍼시스 처리를 받고 다시 샤프니스(sharpness) 회로(7)에서 첨예도의 조정을 받으며 TBC(8)에서 시간축 보정을 받은 후 출력된다. TBC(8)의 출력은 D-A 변환기(도시 생략)에 의해 아날로그 Y 신호로 변환된다.
이와 같이 구성된 Y 신호의 재생계에 있어서, A-D 변환기(4) 및 FM 복조기(5)에서는 수평 동기 신호 주파수의 910 배의 주파수(이하, 910fH 라 칭함)를 갖는 시스템 클록의 2 배의 주파수의 클록이 사용되며 디엠퍼시스 회로(6), 샤프니스 회로(7), 및 TBC(8)에서는 주파수가 910fH 인 시스템 클록이 사용된다. 그리고, 이 시스템 클록은 디엠퍼시스 회로(6)의 출력을 D-A 변환기(9)에서 아날로그 Y 신호로 변환하고, 이 Y 신호로부터 수평 동기 분리 회로(10)에 의해 수평 동기 신호를 분리하고 이 수평 동기 신호를 PLL 회로(11)에 공급함으로써 생성된다. 이 PLL 회로(11)는 수평 동기 신호와 내부의 비교 신호와의 위상을 비교하는 위상 비교 회로(12), 저역통과 필터(13), 주파수가 910fH 인 시스템 클록을 발생하는 VCO(14), VCO(14)의 출력을 910개 카운트할 때마다 재설정되는 1/910 카운터(15) 및 이 1/910 카운터(15)의 카운트값으로부터 구형파 등의 비교 신호를 생성해서 위상 비교 회로(12)에 공급하는 비교 신호 생성 회로(16)로 구성되어 있다.
＜발명이 해결하려는 과제＞
그러나, 이러한 종래의 VTR 에서는 디지털 처리 시스템에 사용되는 클록 신호를 생성하기 위해서, 디지털화한 Y 신호를 D-A 변환하기 위해 D-A 변환기가 따로 필요하다는 문제점이 있었다.
또한, 헤드 전환시의 스큐나 수직 블랭킹 기간의 수평 동기 신호 주기의 변화가 원인으로 큰 위상 에러를 발생하기 때문에 화면의 상부 등에서 동작이 안정되지 않는다는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위해 이루어진 것이며, 디지털화한 Y 신호로부터 직접 수평 동기 신호의 위상 정보를 꺼내는 클록 신호 생성 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 헤드 전환시나 수직 블랭킹 기간에 있어서도 큰 위상 에러의 발생을 방지할 수 있는 클록 신호 생성 장치를 제공하는 것을 목적으로 한다.
＜과제를 해결하기 위한 수단＞
상기 문제점을 해결하기 위해서, 특허청구범위 청구항1 에 따른 발명은, 비디오 신호의 동기 신호에 위상을 동기(lock)시킨 클록 신호을 생성하는 장치에 있어서,(가) 디지털화된 비디오 신호의 동기 신호와 내부에서 생성된 비교 신호와의 위상 에러를 검출하는 에러 검출 수단과, (나) 상기 에러 검출 수단의 출력에 의거해서, 발진 주파수가 가변 제어되는 클록 신호 발생 수단과, (다) 상기 클록 신호 발생 수단의 출력을 카운트하는 카운트 수단과, (라) 상기 카운트 수단에 접속되고, 카운트 수단의 카운트값에 근거하여 상기 동기 신호의 상승 또는 하강 엣지의 전후를 포함하는 윈도우 구간에 상기 비교 신호를 생성하는 윈도우 신호 생성 수단을 구비하며; 상기 에러 검출 수단은 윈도우가 열려 있는 기간, 상기 동기 신호의 상승 또는 하강 엣지의 전후를 클록을 이용하여 소정 회수 샘플링하는 동시에, 디지털화된 비디오 신호의 진폭 정보를 적분하여 위상 에러를 검출하고, 동기 신호의 상승 엣지 및 하강 엣지로부터 선택적으로 위상 에러를 검출하는 것을 특징으로 한다.
또한, 청구항4 에 따른 발명은, 청구항1 에 따른 발명에 있어서, 상기 비교 신호가 미리 정해진 위상을 가질 때, 상기 에러 검출 수단의 출력을 고정치로 바꾸는 것을 특징으로 한다.
또한, 청구항5 에 따른 발명은, 청구항1 에 따른 발명에 있어서, 상기 동기 신호의 불연속을 검출할 때, 상기 위상 에러의 유지 및 상기 카운트 수단의 초기화를 행하는 것을 특징으로 한다.
＜작용＞
청구 범위 제 1 항에 따른 발명에 의하면, 에러 검출 수단은 디지털화된 비디오 신호의 동기 신호에서 직접 위상 에러를 검출하며, 클록 신호 발생 수단은 이 위상 에러에 의거해서 발진 주파수가 가변 제어되는 클록 신호를 발생한다.
또한, 에러 검출 수단은 디지털화된 비디오 신호의 진폭 정보를 적분해서 위상 에러를 검출하기 때문에, 클록 신호보다 높은 분해능을 가진 위상 에러를 검출할 수 있다.
또한, 에러 검출 수단은 동기 신호의 상승 엣지 및 하강 엣지로부터 선택적으로 위상 에러를 검출하기 때문에, 수직 동기 신호 기간 및 등화 펄스 기간과 같은 하강 엣지에 시간적 연속성이 있는 기간에서는 하강 엣지를 선택하고, 그외의 기간은 화상의 내용에 영향받지 않는 하강 엣지를 선택할 수 있다.
그리고, 청구 범위 제 4 항에 따른 발명에 의하면, 예컨대 비교 신호의 위상이 수평 주사 기간의 중간지점으로부터 수평 동기 신호의 하강 엣지까지의 기간에 존재할 때에 에러 검출 수단의 출력을 고정치로 바꿔 놓는다.
또한, 청구 범위 제 5 항에 따른 발명에 의하면 헤드 전환, 드롭 아웃 등, 동기 신호의 불연속을 검출할 때에 위상 에러의 유지 및 카운트 수단의 초기화를 행한다.
＜실시예＞
이하, 본 발명의 실시예에 대해서 도면을 참조하여,
[1] 클록 신호 생성 장치의 기본 구성
[2] 디지털 위상 비교 회로의 동작 및 구성
[3] 디지털 위상 에러의 아날로그화
[4] 하강 엣지와 상승 엣지의 선택
[5] 의사 고정의 방지와 인입의 고속화
[6] 동기 신호의 불연속점에 대한 대응의 순서로 상세하게 설명한다.
[1] 클록 신호 생성 장치의 기본 구성 제 1 도는 본 발명을 적용한 VTR 재생계의 구성을 도시한 블록도이다. 여기에서, 비디오 신호의 처리계는 제 11 도와 동일하므로 설명을 생략한다.
VTR 에서는 클록 신호를 생성하는 장치의 구성이 제 11 도와 다르다. 즉, 본 실시예에서는 디엠퍼시스 회로(6)의 출력인 디지털화된 Y 신호를 직접 PLL 회로(17)에 공급하고 있다.
PLL 회로(17)는 디지털 위상 비교 회로(18), D-A 변환기 (19), 저역통과 필터(20), VCO(21), 1/910 카운터(22) 및 윈도우 생성 회로(23)로 구성되어 있다.
여기에서 저역통과 필터(20), VCO(21) 및 1/910 카운터(22)는 제 11 도에서의 저역통과 필터(13), VCO(14) 및 1/910 카운터(15)와 기본적으로 동일하다.
[2] 디지털 위상 비교 회로의 동작 및 구성
디지털 위상 비교 회로(18)는 예컨대 제 2 도에 도시되어 있듯이, 윈도우 생성 회로(23)가 생성한 윈도우가 열려 있는 기간, 입력되는 Y 신호의 수평 동기 신호의 상승 엣지의 전후를 시스템 클록을 이용하여 64 개 샘플링하고 그것들을 가산함으로써 수평 동기 신호와 윈도우의 위상 에러를 검출한다. 제 2 도의 경우, 수평 동기 신호의 -20 IRE 레벨을 10 비트의 디지털 신호의 0 레벨에 대응시키고 -40 IRE 레벨과 0 IRE 레벨 사이를 140 단계로 양자화하고 있다. 그리고, 샘플링한 디지털값을 가산한 값중 마이너스의 부분(A)과 플러스의 부분(B) 등이 같으면 바른 위상 고정정이며,A ＜B 이면 윈도우의 위상이 앞서고 있으며,A ＞B이면 윈도우의 위상이 지연되고 있다.
제 3 도는 디지털 위상 비교 회로(18)의 구체적 구성의 1 실시예를 도시한 것이다. 이 도면에서 제 1 도의 디엠퍼시스 회로(6)에서 공급되는 디지털 Y 신호는스위칭 회로(31)를 지나 가산기(22)에 공급된다. 스위칭 회로(31)는 윈도우에 의해서 ON/OFF 제어되며, 제 2 도에서의 64 개 샘플을 차례로 가산기(32)에 출력한다. 스위칭 회로(31)를 ON/OFF 제어하는 윈도우는 윈도우 생성 회로(23)에 의해서 생성된다. 윈도우 신호 생성 회로(23)는 1/910 카운터(22)의 카운트값이 소정의 값(예, 1-64)의 기간에 액티브 신호를 출력하는 디코더에 의해 구성되어 있다.
상기 가산기(32)는 래치 회로(33)의 출력과 스위칭 회로(31)의 출력이 가산되도록 구성되어 있으므로 가산기(32)는 앞의 샘플 값과 이번의 샘플값을 차례로 64개 가산하는 동작을 행하게 된다. 이같이 해서 64 개의 샘플값을 가산한 결과가 디지털 위상 에러로서 다음 단은 D-A 변환기(19)에 공급된다. 래치 회로 (33)는 수평 주사 기간마다 클리어되는데, 본 실시예에서 이 클리어 펄스는 윈도우 신호 생성 회로(23)가 1/910 카운터(22)의 카운트 값이 소정의 값(예를들어, 0)으로 되었을때 출력하도록 구성했다. 이 클리어 펄스를 후술하는 디지털 동기 분리 회로로부터의 수평 동기 신호로 생성하는 것도 가능하다.
[3] 디지털 위상 에러의 아날로그화
D-A 변환기(19)는 15K 샘플/sec 정도의 저속인 것으로 충분하다. 또한, 제 4a 내지 4b 도에 도시되어 있듯이 에러값을 펄스폭으로 변환해도 좋다. 제 4a 도에 있어서, 부호 검출기 (41)는 디지털 에러의 부호를 검출하고 3-상 회로(tri-state circuit; 44)에 출력한다. 여기에서, 디지털 에러의 절대값을 검출하고 펄스폭 발생기(43)에 출력한다. 그 후, 디지털 에러의 절대값이 펄스폭으로 변환되고 그 출력에 의해서 3-상 회로(44)의 상태를 제어한다. 이 결과, 3-상 회로(44)로부터 제4b 도에 도시되어 있는 신호가 출력된다.
그런데, 디지털 위상 비교 회로(18)의 에러 값의 폭은 동기 신호의 진폭을 140 단계로, 윈도우 폭을 64 개 샘플로 하면 +4480 내지 -4480 로 되며 14 비트로 나타내어진다. 이것에 대해 제 4a 및 4b 도의 회로에선 에러값을 +910 내지 -910까지 밖엔 나타낼 수 없다.
그래서, 제 5 도와 같이 디지털 에러의 절대값을 이득이 1 인 버퍼(53) →펄스폭 발생기(54) →스위칭 회로(59) →3-상 회로(51) →저항값 16R 인 저항의 계통과, 이득이 1/16 인 버퍼(55) →펄스폭 발생기(56) →스위칭 회로 (60) →3-상 회로(52) →저항값 R 인 저항의 2 계통으로 분할한다. 그리고, 디지털 에러의 절대값을 에러 레벨 검출기(57)에서 검출하고, 절대값이 910 이하일 때는 전자를 선택하고, 910 을 넘어설 때는 후자를 선택하도록 제어한다. 이것으로 절대값이 910 이하의 디지털 에러는 높은 분해능으로 출력되며 절대값이 910 을 넘어서는 디지털 에러는 분해능은 저하되지만 선형성이 유지된다.
[4] 하강 엣지와 상승 엣지의 선택
이상, 설명한 클록 신호 생성 회로는 수평 동기 신호의 상승 엣지를 샘플링함으로써 위상 에러를 검출하고 있다. 이와 같이 수평 동기 신호의 상승 엣지를 검출하면 화상의 내용에 영향받지 않으나, 수직 블랭킹 기간(이하, V BLK 라 함)에 있어서 에러 파형이 불안정해진다. 즉, V BLK 내의 수직 동기 신호 기간에 그 전후의 등화 펄스 기간을 덧붙인 9 라인의 기간에서는 제 6 도의 Y 신호 파형 아래에 실선으로 도시되어 있는 수평 동기 신호의 하강 엣지에 시간적 연속성이 있는 것에대해, 점선으로 도시되어 있는 상승 엣지에는 시간적 연속성이 없다. 그 때문에 수직 동기 신호 기간의 전후의 등화 펄스 기간에서는 하이 레벨 부분을 많이 샘플링하기 위해서 에러값이 감소되며, V BLK 마다 에러 파형의 레벨이 변동한다.
그래서, 제 6 도에 도시되어 있듯이, 상기 9 라인의 기간에서는 수평 동기 신호의 상승 엣지를 검출하도록 전환함으로서 에러 파형이 불안정하게 되는 것을 방지한다.
상기를 실현하기 위한 회로의 1 실시예를 제 9 도에 도시한다. 여기에서 제 1 도에 대응하는 부분에는 동일 번호가 병기되어 있다. 이 도면에서 제 1 도의 디엠퍼시스 회로 (6)에서 출력된 디지털화된 Y 신호는 디지털 동기 분리 회로 (61)에 있어서 수평 동기 신호 및 수직 동기 신호가 분리되며 9 라인 검출 회로(62)에 공급된다. 9 라인 검출 회로(62)는 수직 동기 신호를 기준으로 해서 수평 동기 신호를 카운트함으로써, 상기 9 라인의 기간을 검출하고 스위칭 회로(63)의 전환을 제어한다. 한편, 1/910 카운터(22)에서 시스템 클록을 카운트하고 윈도우 생성 회로(64)에서 소정의 카운트값을 디코딩함으로써 상승 엣지 검출 윈도우는 제 2 도에 도시되어 있는 윈도우가 되며 하강 엣지 검출 윈도우는 제 2 도에서의 수평 동기 신호의 하강 엣지의 전후를 64개 샘플링하기 위한 윈도우가 된다. 이들 윈도우는 스위칭 회로(63)에 있어서 V BLK 내의 9 라인의 기간에는 상승 엣지 검출 윈도우가 선택되며 다른 기간에는 하강 엣지 검출 윈도우가 선택되어서 디지털 위상 비교 회로에 공급된다.
[5] 의사(疑似) 고정 방지와 인입(引)의 고속화
다음에 제 8a 내지 8e 도 및 제 9 도를 참조하면서 의사 고정의 방지와 인입의 고속화를 행하도록 한 클록 신호 생성 장치에 대해서 설명한다.
제 8a 도에 도시되어 있는 수평 동기 신호에 대해서 상승 엣지를 검출하는 윈도우는 제 8b 도의 위치가 된다. 이때, 제 2 도에서의A =B 의 조건이 만족된 위치가 바른 위상 고정점이다. 그런데, 윈도우의 위치에 대한 에러값의 특성이 제 8d 도와 같이 되므로 제 8c 도에 도시되어 있는 위치에서 잘못 고정하는 경우가 있다. 또한, 인입시에서의 응답 속도가 지연된다.
그래서, 제 8e 도에 도시되어 있듯이 윈도우가 수평 주사 기간의 중간점에서 수평 동기 신호의 하강 엣지에 존재할 때(기간 C)에 에러값을 마이너스의 최대값으로 고정하도록 구성한다. 이것으로 기간 A 에선 인입의 응답성이 개선되고 기간 B에선 의사 고정이 방지된다.
제 9 도는 이것을 실현하기 위한 회로의 1 실시예이다. 여기에서, 제 7 도에 대응하는 부분에는 동일 번호가 병기되어 있다. 상기 도면에서 디지털 위상 비교 회로(18)의 출력측에는 스위칭 회로(71)가 설치되어 있다. 이 스위칭 회로(71)는 윈도우가 제 8a 내지 8e 도의 기간 C 에 존재할 때에 고정값 (마이너스의 최대치)를 선택하고, 기타의 기간에 존재할 때는 디지털 위상 비교 회로(18)의 출력을 선택한다.
기간 C 를 검출하기 위해서 디지털 동기 분리 회로 (61)에서는 디지털화된 Y신호로부터 수평 동기 신호 및 수직 동기 분리 신호를 분리한다. 이것들은 9 라인 검출 회로(62) 및 기간 C 검출 회로(72)에 공급된다. 기간 C 검출 회로(72)는 수직 동기 신호를 기준으로 해서 수평 동기 신호를 카운트함으로써 기간 C 에서 액티브 신호를 생성하여 의사 고정 검출 회로(73)에 공급한다. 의사 고정 검출 회로(73)는 윈도우 생성 회로(64)에서 공급된 윈도우가 기간 C 에 존재하는 것을 검출할 때에 스위칭 회로(71)를 고정값측으로 전환하도록 제어한다. 다만, 제 6 도 및 제 7 도를 참조하면서 설명했듯이 V BLK 내의 9 라인의 기간에서는 하강 엣지를 검출하기 때문에, 9 라인 검출 회로(62)의 출력을 의사 고정 검출 회로(73)에 공급하고 이 기간에는 고정값측으로의 전환을 행하지 않도록 제어한다.
[6] 동기 신호의 불연속점에 대한 대응
다음에, 제 10 도를 참조하면서 헤드 전환시, 드롭 아웃시 및 V BLK 에서 에러를 검출하지 않고서 앞의 에러를 유지하도록 구성한 회로에 대해서 설명한다.
헤드 전환시, 드롭 아웃시 및 V BLK 내의 9 라인에서는 수평 동기 신호의 간격에 연속성이 없어지기 때문에 큰 에러 값을 검출하게 되며 다시 인입하는데에는 시간이 걸린다. 그래서, 헤드 전환 신호, 드롭 아웃 검출 신호 및 V BLK 의 9 라인을 검출한 신호를 OR 게이트(81)에 입력하고, 상기 OR 게이트(81)의 출력과 디지털 동기 분리 회로(61)가 분리한 수평 동기 신호를 AND 게이트(82)에 입력하고, 상기 AND 게이트(82)의 출력으로 스위칭 회로(83)를 여는 동시에 1/910 카운터(22)를 재설정하도록 구성한 것이 제 10 도의 회로이다. 이것에 의해 큰 에러값을 검출하는 일없이 안정된 동작으로 된다.
또한, 상기 실시예(제 6 도 내지 제 10 도)에서는 V BLK 의 9 라인만 하강 엣지를 검출하도록 구성했는데 V BLK 전체에 걸쳐서 하강 엣지를 검출하도록 구성해도 된다.
또한, 상기 실시예(제 9 도)에서는 윈도우의 위상이 수평 주사 기간의 중간점에서 수평 동기 신호의 상승 엣지에 존재할 때(기간 C), 에러값을 마이너스의 최대값으로 고정하도록 구성했는데, 에러값을 마이너스의 최대값으로 고정하는 기간을 기간 B 에만, 또는(기간 B + 기간 A의 뒷부분)으로 해도 된다.
또한, 상기 실시예는 FM-Y 신호와 저역 변환 C 신호를 합성해서 기록한 VTR의 재생계에 적용한 것인데, 본 발명은 예컨대 C 신호와 Y 신호를 다른 트랙에 기록한 VTR 의 Y 신호 재생계에 적용할 수도 있다.
또한, 상기 실시예에서는 디지털 위상 비교 회로부터의 디지털 에러를 아날로그 값으로 변환하여, 저역통과 필터, VCO 에 공급하고 있는데 저역통과 필터, VCO 를 모두 디지털 회로로 구성할 수도 있다.
제 1 도는 본 발명을 적용한 VTR 재생계의 구성을 도시한 블록도.
제 2 도는 디지털 위상 비교 회로의 동작을 도시하는 도면.
제 3 도는 디지털 위상 비교 회로의 구체적 구성의 일 실시예를 도시하는 블록도.
제 4a 도 및 4b 도는 디지털 위상 비교 회로의 에러값을 펄스폭으로 변환하는 회로의 일 실시예를 도시하는 도면.
제 5 도는 동적 범위의 확대와 고분해능을 양립시킨 에러값을 펄스값으로 변환하는 회로의 일 실시예를 도시하는 도면.
제 6 도는 V BLK 내에서 수평 동기 신호 엣지의 시간적 연속성과 위상 에러 검출 동작과의 관련을 도시하는 도면.
제 7 도는 제 6 도의 동작을 실현하는 회로의 일 실시예를 도시하는 도면.
제 8a 내지 8e 도는 잘못된 고정(mislock)의 방지 및 인입 동작의 개선을 설명하는 도면.
제 9 도는 잘못된 고정의 방지 및 인입 동작의 개선을 실현한 클록 신호 생성 장치의 1 실시예를 도시하는 도면.
제 10 도는 동기 신호에 시간적 불연속이 있을 때에도 안정적으로 동작하는클록 신호 생성 장치의 구성을 도시한 블록도.
제 11 도는 종래의 VTR 에서의 클록 신호 생성 장치를 도시한 블록도.
♣ 도면의 주요부분에 대한 부호의 설명 ♣
18 : 디지털 위상 비교 회로 21 : VCO
22 : 1/910 카운터 23, 64 : 윈도우 생성 회로
32 : 가산 회로 33 : 래치 회로
62 : 9 라인 검출 회로 72 : C 기간 검출 회로
이상, 상술한 바와 같이, 본 발명에 의하면 디지털화된 비디오 신호의 동기 신호로부터 직접 위상 정보를 검출함으로써 D-A 변환기가 불필요하게 된다.
또한, 디지털화된 비디오 신호의 진폭 정보를 적분해서 위상 에러를 검출함으로써 시스템 클록보다 높은 분해능을 갖는 위상 에러의 검출을 할 수 있다.
또한, 동기 신호의 상승 엣지와 하강 엣지를 상황에 따라 선택하면서 위상 에러를 검출함으로써, 예컨대, 영상 기간은 화상 내용의 영향을 받지 않는 상승 엣지를 선택하고 수직 동기 신호 기간 및 등화 펄스 기간 같은 하강 엣지에 기간의 연속성이 있는 기간은 하강 엣지를 선택할 수 있다.

Claims (3)

  1. 비디오 신호의 동기 신호에 위상을 동기(lock)시킨 클록 신호을 생성하는 장치에 있어서,
    (가) 디지털화된 비디오 신호의 동기 신호와 내부에서 생성된 비교 신호와의 위상 에러를 검출하는 에러 검출 수단과,
    (나) 상기 에러 검출 수단의 출력에 의거해서, 발진 주파수가 가변 제어되는 클록 신호 발생 수단과,
    (다) 상기 클록 신호 발생 수단의 출력을 카운트하는 카운트 수단과,
    (라) 상기 카운트 수단에 접속되고, 카운트 수단의 카운트값에 근거하여 상기 동기 신호의 상승 또는 하강 엣지의 전후를 포함하는 윈도우 구간에 상기 비교 신호를 생성하는 윈도우 신호 생성 수단을 구비하며,
    상기 에러 검출 수단은 윈도우가 열려 있는 기간, 상기 동기 신호의 상승 또는 하강 엣지의 전후를 클록을 이용하여 소정 회수 샘플링하는 동시에, 디지털화된 비디오 신호의 진폭 정보를 적분하여 위상 에러를 검출하고, 동기 신호의 상승 엣지 및 하강 엣지로부터 선택적으로 위상 에러를 검출하는 것을 특징으로 하는 클록 신호 생성 장치.
  2. 제 1 항에 있어서,
    상기 비교 신호가 미리 정해진 위상을 가질 때, 상기 에러 검출 수단의 출력을 고정치로 바꾸는 것을 특징으로 하는 클록 신호 생성 장치.
  3. 제 1 항에 있어서,
    상기 동기 신호의 불연속을 검출한 때, 상기 위상 에러의 유지 및 상기 카운트 수단의 초기화를 행하는 것을 특징으로 하는 클록 신호 생성 장치.
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