JP3358432B2 - クロック信号発生装置及び方法 - Google Patents
クロック信号発生装置及び方法Info
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- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
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- Multimedia (AREA)
- Signal Processing (AREA)
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- Picture Signal Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオ信号をデジ
タル処理するシステムにおけるクロック信号の発生装置
及び方法に関するものである。
タル処理するシステムにおけるクロック信号の発生装置
及び方法に関するものである。
【０００２】
【従来の技術】従来、ビデオ信号をデジタル処理するシ
ステムにおけるクロック信号発生装置としては、図２０
に示すものが提案されている。
ステムにおけるクロック信号発生装置としては、図２０
に示すものが提案されている。
【０００３】このクロック信号発生装置は、アナログビ
デオ信号をデジタル化するＡ／Ｄコンバータ１と、Ａ／
Ｄコンバータ１の出力であるデジタルビデオ信号を後述
するタイミング発生器５が出力する積分窓によりゲート
し、位相エラーを検出する位相比較器３と、位相比較器
３が出力した位相エラーにより発振周波数が制御される
電圧制御発振器（以下ＶＣＯという）４と、位相比較器
３に供給する積分窓を発生するタイミング発生器５とを
備えている。そして、ＶＣＯ４が発生したクロック信号
（ＣＬＫ）は、システムクロックとしてＡ／Ｄコンバー
タ１、位相比較器３、及びタイミング発生器５へ供給さ
れる。
デオ信号をデジタル化するＡ／Ｄコンバータ１と、Ａ／
Ｄコンバータ１の出力であるデジタルビデオ信号を後述
するタイミング発生器５が出力する積分窓によりゲート
し、位相エラーを検出する位相比較器３と、位相比較器
３が出力した位相エラーにより発振周波数が制御される
電圧制御発振器（以下ＶＣＯという）４と、位相比較器
３に供給する積分窓を発生するタイミング発生器５とを
備えている。そして、ＶＣＯ４が発生したクロック信号
（ＣＬＫ）は、システムクロックとしてＡ／Ｄコンバー
タ１、位相比較器３、及びタイミング発生器５へ供給さ
れる。
【０００４】ＶＣＯ４は位相比較器３が出力する位相エ
ラーが０のときに、アナログビデオ信号中の水平同期信
号周波数の９１０倍の周波数（以下９１０ｆＨと略す）
のクロック信号を発生する。
ラーが０のときに、アナログビデオ信号中の水平同期信
号周波数の９１０倍の周波数（以下９１０ｆＨと略す）
のクロック信号を発生する。
【０００５】タイミング信号発生器５は、ＶＣＯ４が発
生するクロック信号をカウントし、そのカウント値が所
定の値、例えば０〜６３の値をとる時にアクティブとな
る積分窓を発生する。
生するクロック信号をカウントし、そのカウント値が所
定の値、例えば０〜６３の値をとる時にアクティブとな
る積分窓を発生する。
【０００６】位相比較器３は、図２１に示すように、デ
ジタルビデオ信号のクランプ回路１０１と、積分窓が開
いている（アクティブ）ときのデジタルビデオ信号の通
過させるゲート回路１０２と、ゲート回路１０２の出力
を積分して位相エラーを検出する積分器１０３とから構
成されている。
ジタルビデオ信号のクランプ回路１０１と、積分窓が開
いている（アクティブ）ときのデジタルビデオ信号の通
過させるゲート回路１０２と、ゲート回路１０２の出力
を積分して位相エラーを検出する積分器１０３とから構
成されている。
【０００７】図２２を参照しながら位相比較器３の動作
を説明する。クランプ回路１０１は、入力されるデジタ
ルビデオ信号中の水平同期信号のペデスタルレベルとシ
ンクチップレベルの中間が“０”レベルになるようにク
ランプを行う。ゲート回路１０２は積分窓が開いている
期間、入力されるデジタルビデオ信号を通過させる。積
分器１０３はゲート回路１０２を通過したデータを積分
する。前述したように、ＶＣＯ４が発生するクロック信
号のカウント値が例えば０〜６３の値をとる時に積分窓
がアクティブになるので、積分窓が開いている間には例
えば６４サンプルのデータが通過する。そして、このと
き水平同期信号の立ち上がり及び立ち下がりのエッジの
サンプル数がいずれも２サンプル程度になるように設定
されている。
を説明する。クランプ回路１０１は、入力されるデジタ
ルビデオ信号中の水平同期信号のペデスタルレベルとシ
ンクチップレベルの中間が“０”レベルになるようにク
ランプを行う。ゲート回路１０２は積分窓が開いている
期間、入力されるデジタルビデオ信号を通過させる。積
分器１０３はゲート回路１０２を通過したデータを積分
する。前述したように、ＶＣＯ４が発生するクロック信
号のカウント値が例えば０〜６３の値をとる時に積分窓
がアクティブになるので、積分窓が開いている間には例
えば６４サンプルのデータが通過する。そして、このと
き水平同期信号の立ち上がり及び立ち下がりのエッジの
サンプル数がいずれも２サンプル程度になるように設定
されている。
【０００８】このとき、積分窓の位相が水平同期信号の
位相に正しくロックしていれば、Ａの面積（＝“０”レ
ベルより小さいサンプル値の総和）とＢの面積（＝
“０”レベルより大きいサンプル値の総和）が等しくな
り、積分値は０になる。また、Ａの面積がＢの面積より
小さければ、積分窓の位相が進んでおり、積分値はプラ
スになる。逆に、Ａの面積がＢの面積より大きければ、
積分窓の位相が遅れており、積分値はマイナスになる。
つまり、積分値の絶対値が位相ずれの大きさを表し、符
号が位相ずれの方向を表す。そして、この位相エラーを
用いてＶＣＯ４の周波数を制御し、積分窓の位相を水平
同期信号にロックさせる。
位相に正しくロックしていれば、Ａの面積（＝“０”レ
ベルより小さいサンプル値の総和）とＢの面積（＝
“０”レベルより大きいサンプル値の総和）が等しくな
り、積分値は０になる。また、Ａの面積がＢの面積より
小さければ、積分窓の位相が進んでおり、積分値はプラ
スになる。逆に、Ａの面積がＢの面積より大きければ、
積分窓の位相が遅れており、積分値はマイナスになる。
つまり、積分値の絶対値が位相ずれの大きさを表し、符
号が位相ずれの方向を表す。そして、この位相エラーを
用いてＶＣＯ４の周波数を制御し、積分窓の位相を水平
同期信号にロックさせる。
【０００９】
【発明が解決しようとする課題】図２２には、デジタル
ビデオ信号の水平同期信号の部分の理想的な波形を示し
たが、実際の水平同期信号にはノイズが重畳している。
そして、ノイズが重畳していると、積分器の出力が位相
ずれを正確に表さなくなる。
ビデオ信号の水平同期信号の部分の理想的な波形を示し
たが、実際の水平同期信号にはノイズが重畳している。
そして、ノイズが重畳していると、積分器の出力が位相
ずれを正確に表さなくなる。
【００１０】本発明はこのような問題点に鑑みてなされ
たものであって、位相比較器に入力されるデジタルビデ
オ信号の水平同期信号の部分に重畳しているノイズを除
去する手段を提供するものである。
たものであって、位相比較器に入力されるデジタルビデ
オ信号の水平同期信号の部分に重畳しているノイズを除
去する手段を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を達成するため
に、本発明に係るクロック信号発生装置は、ビデオ信号
の水平同期信号に位相ロックしたクロック信号を発生す
る装置であって、ビデオ信号の水平同期信号をスライス
し、ペデスタルおよびシンクチップに重畳しているノイ
ズを除去するノイズスライス手段と、前記ノイズスライ
ス手段の出力と内部で生成した比較信号とを比較して積
分窓が開いている間に積分することにより位相エラーを
検出する位相比較手段と、前記位相比較手段の出力に基
づいて発振周波数が可変制御されるクロック信号発生手
段と、前記クロック信号発生手段の出力をカウントして
前記比較信号を生成する手段とを備えることを特徴とす
るものである。
に、本発明に係るクロック信号発生装置は、ビデオ信号
の水平同期信号に位相ロックしたクロック信号を発生す
る装置であって、ビデオ信号の水平同期信号をスライス
し、ペデスタルおよびシンクチップに重畳しているノイ
ズを除去するノイズスライス手段と、前記ノイズスライ
ス手段の出力と内部で生成した比較信号とを比較して積
分窓が開いている間に積分することにより位相エラーを
検出する位相比較手段と、前記位相比較手段の出力に基
づいて発振周波数が可変制御されるクロック信号発生手
段と、前記クロック信号発生手段の出力をカウントして
前記比較信号を生成する手段とを備えることを特徴とす
るものである。
【００１２】また、本発明に係るクロック信号発生装置
は、ビデオ信号の水平同期信号に位相ロックしたクロッ
ク信号を発生する装置であって、上記水平同期信号の値
と所定の信号レベルとの大小を比較し、比較結果を示す
２値化信号を出力する２値化信号出力部と、上記２値化
信号を段階的に遅延させる複数の遅延回路と、上記複数
の遅延回路から出力される２値化信号のうち数の多い方
の信号を選択して、選択結果を出力する多数決回路と、
上記選択結果に基づいて、上記所定の信号レベルと上記
水平同期信号の値とを切り換える出力切換部とを有する
ロジカルフィルタと、前記ロジカルフィルタの出力と内
部で生成した比較信号とを比較して積分窓が開いている
間に積分することにより位相エラーを検出する位相比較
手段と、前記位相比較手段の出力に基づいて発振周波数
が可変制御されるクロック信号発生手段と、前記クロッ
ク信号発生手段の出力をカウントして前記比較信号を生
成する手段とを備えることを特徴とするものである。
は、ビデオ信号の水平同期信号に位相ロックしたクロッ
ク信号を発生する装置であって、上記水平同期信号の値
と所定の信号レベルとの大小を比較し、比較結果を示す
２値化信号を出力する２値化信号出力部と、上記２値化
信号を段階的に遅延させる複数の遅延回路と、上記複数
の遅延回路から出力される２値化信号のうち数の多い方
の信号を選択して、選択結果を出力する多数決回路と、
上記選択結果に基づいて、上記所定の信号レベルと上記
水平同期信号の値とを切り換える出力切換部とを有する
ロジカルフィルタと、前記ロジカルフィルタの出力と内
部で生成した比較信号とを比較して積分窓が開いている
間に積分することにより位相エラーを検出する位相比較
手段と、前記位相比較手段の出力に基づいて発振周波数
が可変制御されるクロック信号発生手段と、前記クロッ
ク信号発生手段の出力をカウントして前記比較信号を生
成する手段とを備えることを特徴とするものである。
【００１３】また、本発明に係るクロック信号発生方法
は、ビデオ信号の水平同期信号と内部で生成した比較信
号との位相エラーを検出し、該位相エラーに基づいて発
振周波数を制御することにより、ビデオ信号の水平同期
信号に位相ロックしたクロック信号を発生する方法であ
って、前記ビデオ信号の水平同期信号をスライスし、ペ
デスタルおよびシンクチップに重畳しているノイズを除
去するスライス工程と、前記スライス工程においてノイ
ズを除去された水平同期信号をもとに積分窓が開いてい
る間に積分することにより位相エラーを検出する位相エ
ラー検出工程とを有することを特徴とするものである。
は、ビデオ信号の水平同期信号と内部で生成した比較信
号との位相エラーを検出し、該位相エラーに基づいて発
振周波数を制御することにより、ビデオ信号の水平同期
信号に位相ロックしたクロック信号を発生する方法であ
って、前記ビデオ信号の水平同期信号をスライスし、ペ
デスタルおよびシンクチップに重畳しているノイズを除
去するスライス工程と、前記スライス工程においてノイ
ズを除去された水平同期信号をもとに積分窓が開いてい
る間に積分することにより位相エラーを検出する位相エ
ラー検出工程とを有することを特徴とするものである。
【００１４】また、本発明に係るクロック信号発生方法
は、ビデオ信号の水平同期信号と内部で生成した比較信
号との位相エラーを検出し、該位相エラーに基づいて発
振周波数を制御することにより、ビデオ信号の水平同期
信号に位相ロックしたクロック信号を発生する方法であ
って、上記水平同期信号の値と所定の信号レベルとの大
小を比較し、この比較結果を示す２値化信号を出力する
２値化信号出力工程と、上記２値化信号を段階的に遅延
させる遅延工程と、上記遅延工程により段階的に遅延さ
れた２値化信号のうち数の多い方の信号を選択して、選
択結果を出力する多数決判定工程と、上記多数決判定工
程の出力に基づいて、上記水平同期信号と上記所定の信
号レベルとを切り換える出力切換工程と、上記出力切換
工程により、出力される水平同期信号をもとに積分窓が
開いている間に積分することにより位相エラーを検出す
る位相エラー検出工程とを有することを特徴とするもの
である。
は、ビデオ信号の水平同期信号と内部で生成した比較信
号との位相エラーを検出し、該位相エラーに基づいて発
振周波数を制御することにより、ビデオ信号の水平同期
信号に位相ロックしたクロック信号を発生する方法であ
って、上記水平同期信号の値と所定の信号レベルとの大
小を比較し、この比較結果を示す２値化信号を出力する
２値化信号出力工程と、上記２値化信号を段階的に遅延
させる遅延工程と、上記遅延工程により段階的に遅延さ
れた２値化信号のうち数の多い方の信号を選択して、選
択結果を出力する多数決判定工程と、上記多数決判定工
程の出力に基づいて、上記水平同期信号と上記所定の信
号レベルとを切り換える出力切換工程と、上記出力切換
工程により、出力される水平同期信号をもとに積分窓が
開いている間に積分することにより位相エラーを検出す
る位相エラー検出工程とを有することを特徴とするもの
である。
【００１５】本発明によれば、デジタル化したビデオ信
号の水平同期信号の部分に重畳しているノイズがスライ
スされる。また、デジタル化したビデオ信号の水平同期
信号の部分に重畳しているスパイクノイズがロジカルフ
ィルタで除去される。
号の水平同期信号の部分に重畳しているノイズがスライ
スされる。また、デジタル化したビデオ信号の水平同期
信号の部分に重畳しているスパイクノイズがロジカルフ
ィルタで除去される。
【００１６】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照しながら詳細に説明する。図１は本発明を適
用したクロック信号発生装置の構成を示すブロック図で
ある。ここで、図２０と対応する部分には同一の番号が
付してある。
図面を参照しながら詳細に説明する。図１は本発明を適
用したクロック信号発生装置の構成を示すブロック図で
ある。ここで、図２０と対応する部分には同一の番号が
付してある。
【００１７】このクロック信号発生装置は、アナログビ
デオ信号をデジタル化するＡ／Ｄコンバータ１と、Ａ／
Ｄコンバータ１の出力であるデジタルビデオ信号中のノ
イズを抑圧するノイズ抑圧ブロック２と、ノイズ抑圧ブ
ロック２の出力を後述するタイミング発生器５が出力す
る積分窓によりゲートし、位相エラーを検出する位相比
較器３と、位相比較器３が出力した位相エラーにより発
振周波数が制御されるＶＣＯ４と、位相比較器３に供給
する積分窓を発生するタイミング発生器５とを備えてい
る。つまり、このクロック信号発生装置は、従来のクロ
ック信号発生装置における位相比較器の前段にノイズ抑
圧ブロック２を付加したものである。
デオ信号をデジタル化するＡ／Ｄコンバータ１と、Ａ／
Ｄコンバータ１の出力であるデジタルビデオ信号中のノ
イズを抑圧するノイズ抑圧ブロック２と、ノイズ抑圧ブ
ロック２の出力を後述するタイミング発生器５が出力す
る積分窓によりゲートし、位相エラーを検出する位相比
較器３と、位相比較器３が出力した位相エラーにより発
振周波数が制御されるＶＣＯ４と、位相比較器３に供給
する積分窓を発生するタイミング発生器５とを備えてい
る。つまり、このクロック信号発生装置は、従来のクロ
ック信号発生装置における位相比較器の前段にノイズ抑
圧ブロック２を付加したものである。
【００１８】ノイズ抑圧ブロック２は、図２に示すよう
に、スライスブロック１１とスパイク除去ブロック１２
により構成されている。スライスブロック１１は水平同
期信号のシンクチップとペデスタルに重畳している細か
いノイズを除去する。そして、スパイク除去ブロック１
２は、スライスブロック１１で除去できなかった大きな
スパイク状のノイズを除去する。
に、スライスブロック１１とスパイク除去ブロック１２
により構成されている。スライスブロック１１は水平同
期信号のシンクチップとペデスタルに重畳している細か
いノイズを除去する。そして、スパイク除去ブロック１
２は、スライスブロック１１で除去できなかった大きな
スパイク状のノイズを除去する。
【００１９】スライスブロック１１は、図３に示すよう
に、クランプ回路２１とレベルリミッター２２により構
成されている。クランプ回路２１は入力されるデジタル
ビテオ信号をクランプして、“０”レベルがペデスタル
レベルとシンクチップレベルの中間に来るようにする。
レベルリミッター２２は、クランプされたビデオ信号の
上下のレベルを制限する。このとき、上側のリミットレ
ベル（以下「上リミットレベル」という）はペデスタル
レベルより低くし、下側のリミットレベル（以下「下リ
ミットレベル」という）はシンクチップレベルより高く
する。これにより、シンクチップとペデスタルに重畳し
ている細かいノイズが除去されるので、位相比較器の積
分結果に影響を与えるノイズの大部分が落とされること
になる。
に、クランプ回路２１とレベルリミッター２２により構
成されている。クランプ回路２１は入力されるデジタル
ビテオ信号をクランプして、“０”レベルがペデスタル
レベルとシンクチップレベルの中間に来るようにする。
レベルリミッター２２は、クランプされたビデオ信号の
上下のレベルを制限する。このとき、上側のリミットレ
ベル（以下「上リミットレベル」という）はペデスタル
レベルより低くし、下側のリミットレベル（以下「下リ
ミットレベル」という）はシンクチップレベルより高く
する。これにより、シンクチップとペデスタルに重畳し
ている細かいノイズが除去されるので、位相比較器の積
分結果に影響を与えるノイズの大部分が落とされること
になる。
【００２０】スパイク除去回路１２は、図４に示すよう
に、ロジカルフィルタにより構成されており、デジタル
ビデオ信号の伝送路に縦続接続された４サンプル遅延回
路３１と、８サンプル遅延回路３２と、４サンプル遅延
回路３３とを備えている。
に、ロジカルフィルタにより構成されており、デジタル
ビデオ信号の伝送路に縦続接続された４サンプル遅延回
路３１と、８サンプル遅延回路３２と、４サンプル遅延
回路３３とを備えている。
【００２１】また、スパイク除去回路１２は、上リミッ
トレベル発生回路３４と、下リミットレベル発生回路３
５と、これらの回路の出力を選択する第１のスイッチＳ
Ｗ１と、８サンプル遅延回路３２の出力又は第１のスイ
ッチＳＷ１の出力を選択する第２のスイッチＳＷ２とを
備えている。そして、スイッチ制御ロジック４４の制御
により第１のスイッチＳＷ１と第２のスイッチＳＷ２を
切り換え、大きなスパイク状のノイズを含む入力波形か
らノイズを含まない出力波形を得る。
トレベル発生回路３４と、下リミットレベル発生回路３
５と、これらの回路の出力を選択する第１のスイッチＳ
Ｗ１と、８サンプル遅延回路３２の出力又は第１のスイ
ッチＳＷ１の出力を選択する第２のスイッチＳＷ２とを
備えている。そして、スイッチ制御ロジック４４の制御
により第１のスイッチＳＷ１と第２のスイッチＳＷ２を
切り換え、大きなスパイク状のノイズを含む入力波形か
らノイズを含まない出力波形を得る。
【００２２】次に、スイッチ制御ロジック４４について
説明する。スイッチ制御ロジック４４は、第１のスイッ
チＳＷ１を切り換え制御する制御信号ｉと第２のスイッ
チＳＷ２を切り換え制御する制御信号ｊを発生する。制
御信号ｉとｊは、第１，第２，第３，第４の多数決判定
部３８，３９，４０，４１が生成する多数決判定信号
ａ，ｂ，ｃ，ｄを用いて所定のロジックで生成される。
説明する。スイッチ制御ロジック４４は、第１のスイッ
チＳＷ１を切り換え制御する制御信号ｉと第２のスイッ
チＳＷ２を切り換え制御する制御信号ｊを発生する。制
御信号ｉとｊは、第１，第２，第３，第４の多数決判定
部３８，３９，４０，４１が生成する多数決判定信号
ａ，ｂ，ｃ，ｄを用いて所定のロジックで生成される。
【００２３】第１の多数決判定部３８の前段には上リミ
ットレベル判定部３６が設けられ、第３の多数決判定部
４０の前段には下リミット判定部３７が設けられてい
る。上リミット判定部３６は、図５の（１）に示すよう
に、入力データのレベルが上リミットレベルに等しいか
どうかを判定し、等しいときに“Ｈ（ハイ）”、等しく
ないときに“Ｌ（ロー）”の判定信号を出力する。同様
に、下リミット判定部３７は、図５の（２）に示すよう
に、入力データのレベルが下リミットレベルに等しいか
どうかを判定し、等しいときに“Ｈ”、等しくないとき
に“Ｌ”の判定信号を出力する。
ットレベル判定部３６が設けられ、第３の多数決判定部
４０の前段には下リミット判定部３７が設けられてい
る。上リミット判定部３６は、図５の（１）に示すよう
に、入力データのレベルが上リミットレベルに等しいか
どうかを判定し、等しいときに“Ｈ（ハイ）”、等しく
ないときに“Ｌ（ロー）”の判定信号を出力する。同様
に、下リミット判定部３７は、図５の（２）に示すよう
に、入力データのレベルが下リミットレベルに等しいか
どうかを判定し、等しいときに“Ｈ”、等しくないとき
に“Ｌ”の判定信号を出力する。
【００２４】第１〜第４の多数決判定ブロック３８〜４
１は、いずれも縦続接続された４個の１サンプル遅延回
路と、これらの遅延回路の入出力である連続する５サン
プルを比較する多数決回路〜とから構成されてい
る。
１は、いずれも縦続接続された４個の１サンプル遅延回
路と、これらの遅延回路の入出力である連続する５サン
プルを比較する多数決回路〜とから構成されてい
る。
【００２５】第１の多数決判定部３８は図６に示すよう
に構成されており、連続する５サンプルｎ１，ｎ２，ｎ
３，ｎ4 ，ｎ５のレベル判定結果を見て、３サンプル以
上が“Ｈ”であれば“Ｈ”を出力し、それ以外のときは
“Ｌ”を出力する。第１の判定部の出力は８サンプル遅
延回路４２を通って第２の多数決判定部３９に入力され
る。第２の多数決判定部３９も図６に示すように構成さ
れており、連続する５サンプルｎ１，ｎ２，ｎ３，ｎ4
，ｎ５のレベル判定結果を見て、３サンプル以上が
“Ｈ”であれば“Ｈ”を出力し、それ以外のときは
“Ｌ”を出力する。第１の多数決判定部３８の出力であ
る判定信号ａと第２の多数決判定部３９の出力である判
定信号ｂは、スイッチ制御ロジック４４に入力される。
に構成されており、連続する５サンプルｎ１，ｎ２，ｎ
３，ｎ4 ，ｎ５のレベル判定結果を見て、３サンプル以
上が“Ｈ”であれば“Ｈ”を出力し、それ以外のときは
“Ｌ”を出力する。第１の判定部の出力は８サンプル遅
延回路４２を通って第２の多数決判定部３９に入力され
る。第２の多数決判定部３９も図６に示すように構成さ
れており、連続する５サンプルｎ１，ｎ２，ｎ３，ｎ4
，ｎ５のレベル判定結果を見て、３サンプル以上が
“Ｈ”であれば“Ｈ”を出力し、それ以外のときは
“Ｌ”を出力する。第１の多数決判定部３８の出力であ
る判定信号ａと第２の多数決判定部３９の出力である判
定信号ｂは、スイッチ制御ロジック４４に入力される。
【００２６】同様に、第３の多数決判定部４０と第４の
多数決判定部４１も図６に示すように構成されており、
連続する５サンプルｎ１，ｎ２，ｎ３，ｎ4 ，ｎ５のレ
ベル判定結果を見て、３サンプル以上が“Ｈ”であれば
“Ｈ”を出力し、それ以外のときは“Ｌ”を出力する。
第３の多数決判定部４０の出力である判定信号ｃと第４
の多数決判定部４１の出力である判定信号ｄも、スイッ
チ制御ロジック４４に入力される。
多数決判定部４１も図６に示すように構成されており、
連続する５サンプルｎ１，ｎ２，ｎ３，ｎ4 ，ｎ５のレ
ベル判定結果を見て、３サンプル以上が“Ｈ”であれば
“Ｈ”を出力し、それ以外のときは“Ｌ”を出力する。
第３の多数決判定部４０の出力である判定信号ｃと第４
の多数決判定部４１の出力である判定信号ｄも、スイッ
チ制御ロジック４４に入力される。
【００２７】スイッチ制御ロジック４４は、図７に示す
ように、判定信号ａと判定信号ｂのアンド出力ｅを得る
アンドゲート５１と、判定信号ｃと判定信号ｄのアンド
出力ｆを得るアンドゲート５２と、アンド出力ｅとアン
ド出力ｆのオア出力ｇを得るオアゲート５３と、アンド
出力ｅとオア出力ｇのアンド出力ｈを得るアンドゲート
５４と、アンド出力ｈとオア出力ｇとを用いて第１のス
イッチＳＷ１の切り換え制御信号ｉを生成するラッチ回
路５５と、オア出力ｇを用いて第２のスイッチＳＷ２の
切り換え制御信号ｊを生成するデータ保存回路５６とか
ら構成されている。
ように、判定信号ａと判定信号ｂのアンド出力ｅを得る
アンドゲート５１と、判定信号ｃと判定信号ｄのアンド
出力ｆを得るアンドゲート５２と、アンド出力ｅとアン
ド出力ｆのオア出力ｇを得るオアゲート５３と、アンド
出力ｅとオア出力ｇのアンド出力ｈを得るアンドゲート
５４と、アンド出力ｈとオア出力ｇとを用いて第１のス
イッチＳＷ１の切り換え制御信号ｉを生成するラッチ回
路５５と、オア出力ｇを用いて第２のスイッチＳＷ２の
切り換え制御信号ｊを生成するデータ保存回路５６とか
ら構成されている。
【００２８】ラッチ回路５５は、図８に示すように、ア
ンドゲート５４のアンド出力ｈがデータ（Ｄ）として入
力され、オアゲート５３のオア出力ｇがイネーブル（Ｅ
Ｎ）として入力される。そして、イネーブルが“Ｈ”の
時は出力（Ｑ）のレベルは入力のレベルを１サンプル遅
延したものとなる。また、イネーブルが“Ｌ”の時は出
力のレベルは変化しない。
ンドゲート５４のアンド出力ｈがデータ（Ｄ）として入
力され、オアゲート５３のオア出力ｇがイネーブル（Ｅ
Ｎ）として入力される。そして、イネーブルが“Ｈ”の
時は出力（Ｑ）のレベルは入力のレベルを１サンプル遅
延したものとなる。また、イネーブルが“Ｌ”の時は出
力のレベルは変化しない。
【００２９】データ保存回路５６は、図９に示すよう
に、入力（Ｄ）のレベルが“Ｈ”の時は、内部変数ｍを
０に設定し、出力（Ｑ）のレベルを“Ｈ”にする。ま
た、入力のレベルが“Ｌ”の時は、内部変数が０から６
までの間は内部変数を１インクリメントした後、出力レ
ベルを“Ｈ”にし、内部変数が７であれば出力レベルを
“Ｌ”にする。
に、入力（Ｄ）のレベルが“Ｈ”の時は、内部変数ｍを
０に設定し、出力（Ｑ）のレベルを“Ｈ”にする。ま
た、入力のレベルが“Ｌ”の時は、内部変数が０から６
までの間は内部変数を１インクリメントした後、出力レ
ベルを“Ｈ”にし、内部変数が７であれば出力レベルを
“Ｌ”にする。
【００３０】つまり、判定信号ａと判定信号ｂが共に
“Ｈ”の時は、８サンプル遅延回路３２内の７サンプル
のレベルは、本来、上リミットレベルである可能性が高
いので、第１のスイッチＳＷ１及び第２のスイッチＳＷ
２を共にＨ端子に接続することにより、その７サンプル
を全て上リミットレベル発生回路３４の出力で置き換
え、後段の４サンプル遅延回路３３へ送る。判定信号ａ
と判定信号ｂが上記以外の場合には、７サンプルをその
まま後段の４サンプル遅延回路３３へ送る。
“Ｈ”の時は、８サンプル遅延回路３２内の７サンプル
のレベルは、本来、上リミットレベルである可能性が高
いので、第１のスイッチＳＷ１及び第２のスイッチＳＷ
２を共にＨ端子に接続することにより、その７サンプル
を全て上リミットレベル発生回路３４の出力で置き換
え、後段の４サンプル遅延回路３３へ送る。判定信号ａ
と判定信号ｂが上記以外の場合には、７サンプルをその
まま後段の４サンプル遅延回路３３へ送る。
【００３１】同様に、判定信号ｃと判定信号ｄが共に
“Ｈ”の時は、８サンプル遅延回路３２内の７サンプル
のレベルは、本来、下リミットレベルである可能性が高
いので、第１のスイッチＳＷ１をＬ端子に接続し、第２
のスイッチＳＷ２をＨ端子に接続することにより、その
７サンプルを全て下リミットレベル発生回路３５の出力
で置き換え、後段の４サンプル遅延回路３３へ送る。判
定信号ｃと判定信号ｄが上記以外の場合には、７サンプ
ルをそのまま後段の４サンプル遅延回路３３へ送る。
“Ｈ”の時は、８サンプル遅延回路３２内の７サンプル
のレベルは、本来、下リミットレベルである可能性が高
いので、第１のスイッチＳＷ１をＬ端子に接続し、第２
のスイッチＳＷ２をＨ端子に接続することにより、その
７サンプルを全て下リミットレベル発生回路３５の出力
で置き換え、後段の４サンプル遅延回路３３へ送る。判
定信号ｃと判定信号ｄが上記以外の場合には、７サンプ
ルをそのまま後段の４サンプル遅延回路３３へ送る。
【００３２】このようにデータの置き換えを行うこと
で、スパイク状ノイズ（レベルは大きいけれど幅がある
程度細いノイズ）や、スライスブロックで落とせないバ
ースト信号もマスクできる。また、弱電界時のような入
力信号のＳ／Ｎが悪い時もロック動作が安定するように
なる。さらに、前後のデータを見て置き換えの判断を行
うので、同期信号波形のエッジがマスクされることはな
い。
で、スパイク状ノイズ（レベルは大きいけれど幅がある
程度細いノイズ）や、スライスブロックで落とせないバ
ースト信号もマスクできる。また、弱電界時のような入
力信号のＳ／Ｎが悪い時もロック動作が安定するように
なる。さらに、前後のデータを見て置き換えの判断を行
うので、同期信号波形のエッジがマスクされることはな
い。
【００３３】次に、図４に示したスパイク除去ブロック
の各部の動作について具体的な信号波形を用いて説明す
る。ここでは、図１０にように、水平同期信号の立ち下
がりエッジの前後にスパイク状ノイズが存在する信号が
入力されるものとし、この図のＴの区間における各部の
波形について説明する。この図において、横軸の１目盛
りは１０サンプルに対応している。
の各部の動作について具体的な信号波形を用いて説明す
る。ここでは、図１０にように、水平同期信号の立ち下
がりエッジの前後にスパイク状ノイズが存在する信号が
入力されるものとし、この図のＴの区間における各部の
波形について説明する。この図において、横軸の１目盛
りは１０サンプルに対応している。
【００３４】まず、信号伝送路に接続されている４サン
プル遅延回路３１、８サンプル遅延回路３２、及び４サ
ンプル遅延回路３３の各部の信号波形を説明する。ここ
では、図１１に示すように、各部の波形をＤ０〜Ｄ９で
示す。
プル遅延回路３１、８サンプル遅延回路３２、及び４サ
ンプル遅延回路３３の各部の信号波形を説明する。ここ
では、図１１に示すように、各部の波形をＤ０〜Ｄ９で
示す。
【００３５】４サンプル遅延回路３１の各部の波形Ｄ０
〜Ｄ４は、図１２のようになる。ここで、横軸の１目盛
り１サンプルに対応する。また、縦軸の“上”は上リミ
ットレベル、“下”は下リミットレベルである。４サン
プル遅延回路３３の各部の波形Ｄ５〜Ｄ９は、図１３の
ようになる。この図の横軸と縦軸は図１２と同じであ
る。ただし、波形Ｄ５〜Ｄ９は置き換えを行わないと仮
定した場合の波形であって、置き換えを行った出力波形
は、この図のＯＵＴに示すように、スパイクノイズが除
去されている。
〜Ｄ４は、図１２のようになる。ここで、横軸の１目盛
り１サンプルに対応する。また、縦軸の“上”は上リミ
ットレベル、“下”は下リミットレベルである。４サン
プル遅延回路３３の各部の波形Ｄ５〜Ｄ９は、図１３の
ようになる。この図の横軸と縦軸は図１２と同じであ
る。ただし、波形Ｄ５〜Ｄ９は置き換えを行わないと仮
定した場合の波形であって、置き換えを行った出力波形
は、この図のＯＵＴに示すように、スパイクノイズが除
去されている。
【００３６】次に第１の多数決判定部３８〜第４の多数
決判定部４１の各部の波形を図１４〜図１７に示す。こ
こで、横軸の１目盛り１サンプルに対応する。また、縦
軸の“Ｈ”は“Ｈ”レベル、“Ｌ”は“Ｌ”レベルであ
る。
決判定部４１の各部の波形を図１４〜図１７に示す。こ
こで、横軸の１目盛り１サンプルに対応する。また、縦
軸の“Ｈ”は“Ｈ”レベル、“Ｌ”は“Ｌ”レベルであ
る。
【００３７】また、スイッチ制御ロジック４４における
各部の信号波形と内部変数ｍを図１８及び図１９に示
す。
各部の信号波形と内部変数ｍを図１８及び図１９に示
す。
【００３８】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、それらを本発明の範囲から排除するものでは
い。例えば、ノイズ抑圧ブロックがスライスブロック又
はスパイク除去ブロックの何れか一方のみからなるよう
に構成してもよい。また、スパイク除去ブロックはロジ
カルフィルタを用いてスパイクノイズを除去するもので
あれば、どのような構成でもよい。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、それらを本発明の範囲から排除するものでは
い。例えば、ノイズ抑圧ブロックがスライスブロック又
はスパイク除去ブロックの何れか一方のみからなるよう
に構成してもよい。また、スパイク除去ブロックはロジ
カルフィルタを用いてスパイクノイズを除去するもので
あれば、どのような構成でもよい。
【００３９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ビデオ信号の水平同期信号の部分に重畳している
ノイズを除去することができる。
れば、ビデオ信号の水平同期信号の部分に重畳している
ノイズを除去することができる。
【図１】本発明を適用したクロック信号発生装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】ノイズ抑圧ブロックの構成を示すブロック図で
ある。
ある。
【図３】スライスブロックの構成を示すブロック図であ
る。
る。
【図４】スパイク除去ブロックの構成を示すブロック図
である。
である。
【図５】上リミット判定部及び下リミット判定部の処理
を示すフローチャートである。
を示すフローチャートである。
【図６】第１の多数決判定部の具体的構成を示す図であ
る。
る。
【図７】スイッチ制御ロジックの具体的構成を示す図で
ある。
ある。
【図８】ラッチ回路の動作を示す図である。
【図９】データ保存回路の動作を示すフローチャートで
ある。
ある。
【図１０】スパイク除去ブロックへの入力信号の一例を
示す図である。
示す図である。
【図１１】スパイク除去ブロックにおける信号伝送路の
具体的構成を示す図である。
具体的構成を示す図である。
【図１２】４サンプル遅延回路３１の各部の信号波形を
示す図である。
示す図である。
【図１３】４サンプル遅延回路３３の各部の信号波形を
示す図である。
示す図である。
【図１４】第１の多数決判定部への入力信号波形を示す
図である。
図である。
【図１５】第２の多数決判定部への入力信号波形を示す
図である。
図である。
【図１６】第３の多数決判定部への入力信号波形を示す
図である。
図である。
【図１７】第４の多数決判定部への入力信号波形を示す
図である。
図である。
【図１８】スイッチ制御ロジックの各部における信号波
形を示す図である。
形を示す図である。
【図１９】スイッチ制御ロジックの各部における信号波
形及び内部変数の変化を示す図である。
形及び内部変数の変化を示す図である。
【図２０】従来のクロック信号発生装置の構成を示すブ
ロック図である。
ロック図である。
【図２１】図２０における位相比較器の構成を示すブロ
ック図である。
ック図である。
【図２２】図２１の位相比較器の動作を説明する図であ
る。
る。
１…Ａ／Ｄコンバータ、２…ノイズ抑圧ブロック、３…
位相比較器、４…電圧制御発振器、５…タイミング発生
ブロック、１１…スライスブロック、１２…スパイク除
去ブロック
位相比較器、４…電圧制御発振器、５…タイミング発生
ブロック、１１…スライスブロック、１２…スパイク除
去ブロック
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12
Claims (6)
- 【請求項１】 ビデオ信号の水平同期信号に位相ロック
したクロック信号を発生する装置であって、 ビデオ信号の水平同期信号をスライスし、ペデスタルお
よびシンクチップに重畳しているノイズを除去するノイ
ズスライス手段と、 前記ノイズスライス手段の出力と内部で生成した比較信
号とを比較して積分窓が開いている間に積分することに
より位相エラーを検出する位相比較手段と、 前記位相比較手段の出力に基づいて発振周波数が可変制
御されるクロック信号発生手段と、 前記クロック信号発生手段の出力をカウントして前記比
較信号を生成する手段とを備えることを特徴とするクロ
ック信号発生装置。 - 【請求項２】 ビデオ信号の水平同期信号に位相ロック
したクロック信号を発生する装置であって、 上記水平同期信号の値と所定の信号レベルとの大小を比
較し、比較結果を示す２値化信号を出力する２値化信号
出力部と、 上記２値化信号を段階的に遅延させる複数の遅延回路
と、 上記複数の遅延回路から出力される２値化信号のうち数
の多い方の信号を選択して、選択結果を出力する多数決
回路と、 上記選択結果に基づいて、上記所定の信号レベルと上記
水平同期信号の値とを切り換える出力切換部とを有する
ロジカルフィルタと、 前記ロジカルフィルタの出力と内部で生成した比較信号
とを比較して積分窓が開いている間に積分することによ
り位相エラーを検出する位相比較手段と、 前記位相比較手段の出力に基づいて発振周波数が可変制
御されるクロック信号発生手段と、 前記クロック信号発生手段の出力をカウントして前記比
較信号を生成する手段とを備えることを特徴とするクロ
ック信号発生装置。 - 【請求項３】 ビデオ信号の水平同期信号に位相ロック
したクロック信号を発生する装置であって、 上記水平同期信号をスライスし、ペデスタルおよびシン
クチップに重畳しているノイズを除去するノイズスライ
ス手段と、 上記水平同期信号の値と所定の信号レベルとの大小を比
較し、比較結果を示す２値化信号を出力する２値化信号
出力部と、 上記２値化信号を段階的に遅延させる複数の遅延回路
と、 上記複数の遅延回路から出力される２値化信号のうち数
の多い方の信号を選択して、選択結果を出力する多数決
回路と、 上記選択結果に基づいて、上記所定の信号レベルと上記
水平同期信号の値とを切り換える出力切換部とを有する
ロジカルフィルタと、 前記ロジカルフィルタの出力と内部で生成した比較信号
とを比較して積分窓が開いている間に積分することによ
り位相エラーを検出する位相比較手段と、 前記位相比較手段の出力に基づいて発振周波数が可変制
御されるクロック信号発生手段と、 前記クロック信号発生手段の出力をカウントして前記比
較信号を生成する手段とを備えることを特徴とするクロ
ック信号発生装置。 - 【請求項４】 ビデオ信号の水平同期信号と内部で生成
した比較信号との位相エラーを検出し、該位相エラーに
基づいて発振周波数を制御することにより、ビデオ信号
の水平同期信号に位相ロックしたクロック信号を発生す
る方法であって、 前記ビデオ信号の水平同期信号をスライスし、ペデスタ
ルおよびシンクチップに重畳しているノイズを除去する
スライス工程と、 前記スライス工程においてノイズを除去された水平同期
信号をもとに積分窓が開いている間に積分することによ
り位相エラーを検出する位相エラー検出工程とを有する
ことを特徴とするクロック信号発生方法。 - 【請求項５】 ビデオ信号の水平同期信号と内部で生成
した比較信号との位相エラーを検出し、該位相エラーに
基づいて発振周波数を制御することにより、ビデオ信号
の水平同期信号に位相ロックしたクロック信号を発生す
る方法であって、 上記水平同期信号の値と所定の信号レベルとの大小を比
較し、この比較結果を示す２値化信号を出力する２値化
信号出力工程と、 上記２値化信号を段階的に遅延させる遅延工程と、 上記遅延工程により段階的に遅延された２値化信号のう
ち数の多い方の信号を選択して、選択結果を出力する多
数決判定工程と、 上記多数決判定工程の出力に基づいて、上記水平同期信
号と上記所定の信号レベルとを切り換える出力切換工程
と、 上記出力切換工程により、出力される水平同期信号をも
とに積分窓が開いている間に積分することにより位相エ
ラーを検出する位相エラー検出工程とを有することを特
徴とするクロック信号発生方法。 - 【請求項６】 ビデオ信号の水平同期信号と内部で生成
した比較信号との位相エラーを検出し、該位相エラーに
基づいて発振周波数を制御することにより、ビデオ信号
の水平同期信号に位相ロックしたクロック信号を発生す
る方法であって、 ビデオ信号の水平同期信号をスライスし、ペデスタルお
よびシンクチップに重畳しているノイズを除去するスラ
イス工程と、 上記スライス工程によってノイズが除去された水平同期
信号の値と所定の信号レベルとの大小を比較し、この比
較結果を示す２値化信号を出力する２値化信号出力工程
と、 上記２値化信号を段階的に遅延させる遅延工程と、 上記遅延工程により段階的に遅延された２値化信号のう
ち数の多い方の信号を選択して、選択結果を出力する多
数決判定工程と、 上記多数決判定工程の出力に基づいて、上記水平同期信
号の出力と上記所定の信号レベルとを切り換える出力切
換工程と、 上記出力切換工程により、出力される水平同期信号をも
とに積分窓が開いている間に積分することにより位相エ
ラーを検出する位相エラー検出工程とを有することを特
徴とするクロック信号発生方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06940196A JP3358432B2 (ja) | 1996-02-29 | 1996-02-29 | クロック信号発生装置及び方法 |
| TW090204372U TW452304U (en) | 1996-02-29 | 1997-02-11 | Clock signal generating apparatus |
| MYPI97000582A MY115526A (en) | 1996-02-29 | 1997-02-18 | Clock signal generating apparatus and clock signal generating method |
| CA002198338A CA2198338C (en) | 1996-02-29 | 1997-02-24 | Clock signal generating apparatus and clock signal generating method |
| CN97102547A CN1108693C (zh) | 1996-02-29 | 1997-02-26 | 时钟信号发生装置和时钟信号发生方法 |
| US08/806,915 US5831683A (en) | 1996-02-29 | 1997-02-26 | Clock signal generating apparatus and clock signal generating method |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06940196A JP3358432B2 (ja) | 1996-02-29 | 1996-02-29 | クロック信号発生装置及び方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09238272A JPH09238272A (ja) | 1997-09-09 |
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Family Applications (1)
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| US6721446B1 (en) * | 1999-04-26 | 2004-04-13 | Adobe Systems Incorporated | Identifying intrinsic pixel colors in a region of uncertain pixels |
| JP2002123346A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | インタフェース装置およびデータ通信処理方法 |
| KR100425107B1 (ko) * | 2001-10-12 | 2004-03-30 | 엘지전자 주식회사 | 영상표시장치의 수평위상고정루프 속도 제어장치 및 그 방법 |
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| US4707740A (en) * | 1986-04-11 | 1987-11-17 | Harris Corporation | Sync detector having noise adjusted slice level |
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-
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- 1996-02-29 JP JP06940196A patent/JP3358432B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-11 TW TW090204372U patent/TW452304U/zh not_active IP Right Cessation
- 1997-02-18 MY MYPI97000582A patent/MY115526A/en unknown
- 1997-02-24 CA CA002198338A patent/CA2198338C/en not_active Expired - Fee Related
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- 1997-02-26 CN CN97102547A patent/CN1108693C/zh not_active Expired - Fee Related
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