JP2002217698A - エッジ検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で、エッジ検出クロックの周波数
を上げることなく、エッジ検出の際の分解能を向上する
ことができるエッジ検出装置を提供する。 【解決手段】 原信号に基づいてコンパレータ１を通じ
て得られた２値化原信号に対して、可変遅延回路５によ
り、エッジ検出クロックの周期の１／ｎだけ遅延させた
信号、あるいはエッジ検出クロックの周期の１／ｎだけ
早めた信号を生成し、その信号のエッジをエッジ検出回
路２で検出することにより、エッジ検出信号に対応し
て、エッジ検出クロックと原信号の位相関係を表すエッ
ジ位置信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理装置にお
ける入力原信号のレベル変移部のエッジを検出するエッ
ジ検出装置に関するものである。

【０００２】

【従来の技術】従来から、コンパクトディスク（一般に
ＣＤと略称する）などの記録媒体より記録情報を再生す
る際に、その記録媒体より読み出したディジタル情報デ
ータに対して信号処理するための信号処理装置におい
て、ディジタル情報データを入力原信号として、ＰＬＬ
回路を利用して、ディジタル情報データに対する信号処
理におけるタイミングを得るための再生クロックを生成
する際に、入力原信号のレベル変移部のエッジ検出が必
要であり、そのエッジを検出するためにエッジ検出装置
が広く使用されている。

【０００３】このようなエッジ検出装置の一例として
は、エッジ検出の対象となる原信号を、その原信号と非
同期な信号であるエッジ検出クロックにてサンプリング
し、原信号の立ち上がりエッジに対しては“Ｌ”から
“Ｈ”へのレベル変移によりエッジを検出し、立ち下が
りエッジに対しては“Ｈ”から“Ｌ”へのレベル変移に
よりエッジを検出して、それらの検出エッジに対応する
パルス信号を出力するように構成されたものが開示され
ている。

【０００４】以上のような従来のエッジ検出装置につい
て、以下に説明する。図５は従来のエッジ検出装置の構
成を示すブロック図である。図５において、１はコンパ
レータ、２は立ち上がりエッジ検出回路２ａと立ち下が
りエッジ検出回路２ｂにより構成されるエッジ検出回路
である。

【０００５】図５に示すエッジ検出装置では、まず、ア
ナログ信号である原信号Ａがコンパレータ１に入力さ
れ、Ｈレベル／Ｌレベル比較を行い、２値化原信号Ｂを
得る。この２値化原信号Ｂに対して、エッジ検出回路２
にて、“Ｌ”から“Ｈ”の変移を立ち上がりエッジ検出
回路２ａで検出し、“Ｈ”から“Ｌ”への変移を立ち下
がりエッジ検出回路２ｂで検出して、それらの検出信号
の和を取って、エッジ検出信号として出力するものであ
る。

【０００６】図６は従来のエッジ検出装置における動作
を示すタイミングチャートである。図６に示すとおり、
内部システムクロックであるエッジ検出クロックと非同
期な原信号から得られた２値化原信号に基づいて、内部
動作に同期した信号として、立ち上がりエッジ検出信号
を生成することが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来のエッジ検出装置では、その分解能はエッジ検
出クロックの周波数により決まり、そのため高速な信号
のエッジ検出を行う際には、それに対応してエッジ検出
クロックの周波数も上げなければいけないという問題点
を有していた。

【０００８】これに対し、エッジ検出クロックの周波数
を上げずに分解能を向上させるためには、原信号のレー
トを下げなければならないという問題点がでてくる。本
発明は、上記従来の問題点を解決するもので、簡単な構
成で、エッジ検出クロックの周波数を上げることなく、
エッジ検出の際の分解能を向上することができるエッジ
検出装置を提供する。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
めに本発明のエッジ検出装置は、エッジ検出の対象とな
る原信号を、ｎを可変量としてエッジ検出クロックの周
期の１／ｎだけ遅らせる可変遅延回路と、前記原信号お
よび前記可変遅延回路からの遅延原信号に対して、前記
エッジ検出クロックのタイミングで、エッジを検出する
エッジ検出回路と、前記エッジ検出回路により検出され
た原信号からのエッジ検出信号および遅延原信号からの
遅延エッジ検出信号をレベル比較する比較回路と、前記
比較回路による比較結果を積分する積分回路とを備え、
前記可変遅延回路を、前記積分回路による積分結果に基
づいて、所定の遅延量１／ｎが得られるように遅延時間
を制御するよう構成としたことを特徴とする。

【００１０】以上により、原信号に対して、エッジ検出
クロックの周期の１／ｎだけ遅延させた信号、あるいは
エッジ検出クロックの周期の１／ｎだけ早めた信号を生
成し、その信号のエッジを検出することにより、エッジ
検出クロックと原信号の位相関係を表すエッジ位置信号
を生成することができる。

【００１１】

【発明の実施の形態】本発明の請求項１に記載のエッジ
検出装置は、エッジ検出の対象となる原信号を、ｎを可
変量としてエッジ検出クロックの周期の１／ｎだけ遅ら
せる可変遅延回路と、前記原信号および前記可変遅延回
路からの遅延原信号に対して、前記エッジ検出クロック
のタイミングで、エッジを検出するエッジ検出回路と、
前記エッジ検出回路により検出された原信号からのエッ
ジ検出信号および遅延原信号からの遅延エッジ検出信号
をレベル比較する比較回路と、前記比較回路による比較
結果を積分する積分回路とを備え、前記可変遅延回路
を、前記積分回路による積分結果に基づいて、所定の遅
延量１／ｎが得られるように遅延時間を制御するよう構
成する。

【００１２】この構成によると、原信号に対して、エッ
ジ検出クロックの周期の１／ｎだけ遅延させた信号、あ
るいはエッジ検出クロックの周期の１／ｎだけ早めた信
号を生成し、その信号のエッジを検出することにより、
エッジ検出クロックと原信号の位相関係を表すエッジ位
置信号を生成する。

【００１３】請求項２に記載のエッジ検出装置は、エッ
ジ検出の対象となる原信号をスライスして２値化原信号
を生成する第１のコンパレータと、スライスレベルを変
えることにより、前記第１のコンパレータの出力信号に
対して、ｎを可変量としてエッジ検出クロックの周期の
１／ｎのオフセット量だけずらしたオフセット２値化原
信号を生成する第２のコンパレータと、前記第１のコン
パレータからの２値化原信号および前記第２のコンパレ
ータからのオフセット２値化原信号に対して、前記エッ
ジ検出クロックのタイミングで、エッジを検出するエッ
ジ検出回路と、前記エッジ検出回路により検出された前
記２値化原信号からのエッジ検出信号および前記オフセ
ット２値化原信号からの遅延エッジ検出信号をレベル比
較する比較回路と、前記比較回路による比較結果を積分
する積分回路とを備え、前記第２のコンパレータを、前
記積分回路による積分結果に基づいて、所定のオフセッ
ト量１／ｎが得られるようにスライスレベルを制御する
よう構成する。

【００１４】この構成によると、上記のエッジ位置信号
を元に、原信号からエッジ検出クロックの周期の１／ｎ
だけずらす遅延素子等の回路を、最適な状態に自動制御
する。

【００１５】以下、本発明の一実施の形態を示すエッジ
検出装置について、図面を参照しながら具体的に説明す
る。ここでは、特にｎ＝２の場合を例に挙げて説明す
る。 （実施の形態１）本発明の実施の形態１のエッジ検出装
置を説明する。

【００１６】図１は本実施の形態１のエッジ検出装置の
構成を示すブロック図である。図１において、１はコン
パレータ、２は立ち上がりエッジ検出回路２ａを２つ用
いて構成されるエッジ検出回路、３はレベル比較回路、
４は積分回路、５は可変遅延回路である。

【００１７】以上のように構成されたエッジ検出装置に
ついて、その動作を以下に説明する。図２は本実施の形
態１のエッジ検出装置における動作を示すタイミングチ
ャートであり、ｎ＝２とした場合の各信号のタイミング
チャートを示している。

【００１８】コンパレータ１はアナログ信号である原信
号を２値化し、２値化原信号を出力する。２値化原信号
をそのまま一方の立ち上がりエッジ検出回路２ａにより
エッジ検出クロックのタイミングにてサンプリングし、
２値化原信号が“Ｌ”から“Ｈ”へのレベル変移を検出
して、エッジ検出信号を得る。

【００１９】また、可変遅延回路５は２値化原信号を所
定の遅延時間分だけ遅らせた遅延原信号を出力する。こ
の遅延原信号を他方の立ち上がりエッジ検出回路２ａに
よりエッジ検出クロックのタイミングにてサンプリング
し、“Ｌ”から“Ｈ”へのレベル変移を検出して遅延エ
ッジ検出信号を出力する。

【００２０】レベル比較回路３は、エッジ検出回路２か
ら出力されたエッジ検出信号と遅延エッジ検出信号のレ
ベルを比較し、エッジ位置信号を出力する。このエッジ
位置信号は、図２に示すとおり、エッジ検出クロックに
対して、エッジ検出信号と遅延エッジ検出信号の位相が
ずれている時は“Ｌ”、同じ時は“Ｈ”となる信号であ
り、このエッジ位置信号によりエッジ検出クロック、２
値化原信号、および遅延原信号の位相関係を知ることが
でき、可変遅延回路５にてデータを遅延させる時間をエ
ッジ検出クロックのクロックレートの半分に設定するこ
とで、エッジ検出の際の分解能を２倍にすることが可能
となる。

【００２１】また、積分回路４は、エッジ位置信号を積
分し、遅延量制御信号として可変遅延回路５に入力す
る。エッジ位置信号は、可変遅延回路５にてデータを遅
延させる時間をエッジ検出クロックレートの半分に設定
した場合、図２におけるケース１とケース２が同等の確
立で発生しうるので、エッジ位置信号が“＋”の場合は
可変遅延回路５におけるデータ遅延量を増やし、エッジ
位置信号が“−”の場合は可変遅延回路５におけるデー
タ遅延量を減らすことにより最適な遅延量に自動調整す
ることが可能である。 （実施の形態２）本発明の実施の形態２のエッジ検出装
置を説明する。

【００２２】図３は本実施の形態２のエッジ検出装置の
構成を示すブロック図である。図３において、実施の形
態１のエッジ検出装置を示す図１における同じ符号は、
実施の形態２においても同一要素を示すので、ここでは
説明を省略する。実施の形態２における実施の形態１と
相違する点は以下のとおりである。

【００２３】スライスレベル可変コンパレータ６は、０
クロス点を横切る傾きが一定なアナログ原信号をコンパ
レータ１におけるスライスレベルよりスライスレベルを
上げる、もしくは下げることにより、コンパレータ１で
得られた２値化原信号より所定の時間ずらしたオフセッ
ト２値化信号を生成する。

【００２４】図４に実施の形態２におけるｎ＝２かつス
ライスレベルを下げた場合のエッジ検出装置の各信号の
タイミングチャートを示す。図４に示すとおり、２値化
原信号とオフセット２値化信号を、それぞれエッジ検出
し、各々のエッジ検出結果をレベル比較することによ
り、実施の形態１と同様にエッジ位置信号を得ることが
できる。また、スライスレベル可変コンパレータ６にお
けるデータのずれ量をエッジ検出クロックレートの半分
に制御することにより、エッジを検出する際に、エッジ
検出クロックの２倍の分解能を得ることができる。

【００２５】スライスレベル可変コンパレータ６におけ
るデータのずれ量をエッジ検出クロックレートの半分に
した場合、図４におけるケース１とケース２は同等の確
立で発生しうるので、エッジ位置信号が“Ｌ”のときは
スライスレベル可変コンパレータ６のスライスレベルを
上げ、エッジ位置信号が“Ｈ”の時は、スライスレベル
可変コンパレータ６のスライスレベルを下げる制御をす
ることにより自動調整することが可能である。

【００２６】なお、上記のいずれの実施の形態において
も、２値化原信号のエッジを検出するためのエッジ検出
回路２において、立ち上がりエッジ検出回路２ａのみで
構成されるエッジ検出回路を用いたが、立ち下がりエッ
ジ検出回路のみで構成したエッジ検出回路、もしくは立
ち上がりエッジ検出回路および立ち下がりエッジ検出回
路で構成したエッジ検出回路を用いても、同様に実施で
きる。

【００２７】

【発明の効果】以上のように本発明によれば、原信号に
対して、エッジ検出クロックの周期の１／ｎだけ遅延さ
せた信号、あるいはエッジ検出クロックの周期の１／ｎ
だけ早めた信号を生成し、その信号のエッジを検出する
ことにより、エッジ検出クロックと原信号の位相関係を
表すエッジ位置信号を生成することができる。

【００２８】そのため、入力信号の特性にかかわらず、
エッジ検出の際の分解能を、エッジ検出クロックの周波
数を上げることなく、そのエッジ検出クロックのｎ倍に
向上することができる。

【００２９】また、上記のエッジ位置信号を元に、原信
号からエッジ検出クロックの周期の１／ｎだけずらす遅
延素子等の回路を、最適な状態に自動制御することがで
きる。

【００３０】そのため、簡単なアナログ回路を用いるこ
とにより、エッジ検出の際の分解能を、エッジ検出クロ
ックの周波数を上げることなく、そのエッジ検出クロッ
クのｎ倍に向上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のエッジ検出装置の構成
を示すブロック図

【図２】同実施の形態１のエッジ検出装置における動作
を示すタイミングチャート

【図３】本発明の実施の形態２のエッジ検出装置の構成
を示すブロック図

【図４】同実施の形態２のエッジ検出装置における動作
を示すタイミングチャート

【図５】従来のエッジ検出装置の構成を示すブロック図

【図６】同従来例のエッジ検出装置における動作を示す
タイミングチャート

【符号の説明】

１ コンパレータ ２ エッジ検出回路 ２ａ 立ち上がりエッジ検出回路 ２ｂ 立ち下がりエッジ検出回路 ３ レベル比較回路 ４ 積分回路 ５ 可変遅延回路 ６ スライスレベル可変コンパレータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 エッジ検出の対象となる原信号を、ｎを
   可変量としてエッジ検出クロックの周期の１／ｎだけ遅
   らせる可変遅延回路と、前記原信号および前記可変遅延
   回路からの遅延原信号に対して、前記エッジ検出クロッ
   クのタイミングで、エッジを検出するエッジ検出回路
   と、前記エッジ検出回路により検出された原信号からの
   エッジ検出信号および遅延原信号からの遅延エッジ検出
   信号をレベル比較する比較回路と、前記比較回路による
   比較結果を積分する積分回路とを備え、前記可変遅延回
   路を、前記積分回路による積分結果に基づいて、所定の
   遅延量１／ｎが得られるように遅延時間を制御するよう
   構成したことを特徴とするエッジ検出装置。
2. 【請求項２】 エッジ検出の対象となる原信号をスライ
   スして２値化原信号を生成する第１のコンパレータと、
   スライスレベルを変えることにより、前記第１のコンパ
   レータの出力信号に対して、ｎを可変量としてエッジ検
   出クロックの周期の１／ｎのオフセット量だけずらした
   オフセット２値化原信号を生成する第２のコンパレータ
   と、前記第１のコンパレータからの２値化原信号および
   前記第２のコンパレータからのオフセット２値化原信号
   に対して、前記エッジ検出クロックのタイミングで、エ
   ッジを検出するエッジ検出回路と、前記エッジ検出回路
   により検出された前記２値化原信号からのエッジ検出信
   号および前記オフセット２値化原信号からの遅延エッジ
   検出信号をレベル比較する比較回路と、前記比較回路に
   よる比較結果を積分する積分回路とを備え、前記第２の
   コンパレータを、前記積分回路による積分結果に基づい
   て、所定のオフセット量１／ｎが得られるようにスライ
   スレベルを制御するよう構成したことを特徴とするエッ
   ジ検出装置。