KR100654274B1 - 위상-동기 루프용의 위상 검출기 및 위상 검출기를 사용하는 방법 - Google Patents

Abstract

본 발명은 위상-동기 루프용의 위상 검출기(90)를 제안한다. 이와 관련해서, 본 발명은 디지털 PLL 회로에서 사용될 수 있는 위상 검출기(90)의 개선에 관한 것이다. 본 발명은 샘플링되고 디지털화된 데이터 신호가 입력 신호로서 위상 검출기(90)에 공급되는 것에 있다. 이 데이터 신호는 지연 스테이지(52)에서 샘플링 클럭 신호에 의해 지연된다. 그런 다음, 지연된 데이터 신호와 지연되지 않은 데이터 신호는 감산 스테이지(53)에 공급된다. 두 입력 값 사이의 차이가 상기 감산 스테이지에서 형성된다. 다음으로, 결정된 차이 값은 처리 스테이지(54)에서 분석되고, 복수의 가능한 값 중 하나가 그 차이 값에 할당된다. 이것은 차이 값이 위치하는 값 범위에 기초하여 이루어진다. 이어서, 할당된 값은 필터/제어 스테이지(60)에 출력 값으로서 인가되고, 그 때, 필터/제어 스테이지(60)의 출력단에서는 위상 에러가 검출(tapped off)될 수 있다. 설명된 솔루션은 칩 상에 매우 수월하게 집적될 수 있고, PLL 제어를 위한 매우 유리한 응답을 제공한다.

Description

위상-동기 루프용의 위상 검출기 및 위상 검출기를 사용하는 방법{PHASE DETECTOR FOR A PHASE-LOCKED LOOP AND METHOD OF USING PHASE DETECTOR}

본 발명은 위상-동기 루프용의 위상 검출기에 관한 것이다. 특히, 위상 검출기는 레코딩되거나 송신된 데이터 신호에서 데이터 클럭 신호를 복구하는데 사용되는 위상-동기 루프를 위해 사용되도록 의도된다. 레코딩되거나 수신된 데이터 신호는 데이터 클럭 신호를 함축적으로 포함하고, 그에 따라서 자체-클럭된다.

본 발명은 독립항 1에서의 일반적인 타입에 따른 위상-동기 루프용의 위상 검출기에 기초한다. 위상-동기 루프는 종래 기술 분야에서 광범위하게 설명되어 있다. 예로서, 미국 특허 US-A-5 693 376호가 참조되는데, 상기 미국 특허에서는 저장 매체에 레코딩된 데이터 신호가 판독될 때 데이터 클럭 신호를 복구하기 위해서 마찬가지로 사용되는 프로그램가능한 위상-동기 루프를 설명한다. 그 설명에 따르면, 저장 매체는 컴퓨터 내의 하드디스크나 디스켓과 관련있다. 레코딩된 신호는 그 설명에서 MFM 신호로서 지칭된다. 이에 관련해서, MFM은 "변형된 주파수 변조(modified frequency modulation)"의 약어이다. 자기 데이터 레코딩의 경우에, 레코딩 신호는 소위 3진 데이터 신호, 즉 세 가지 상태(+1, -1 및 0)를 가질 수 있는 데이터 신호와 관련있다. 저장 매체로부터 판독되는 신호는 처음엔 아날로그 형태이다. 필터링 및 펄스 증폭 이후에, 이 신호는 데이터 클럭 신호의 복구를 위해 위상-동기 루프에 직접 공급된다. 따라서, 그 신호는 이전처럼 아날로그 신호의 형태를 갖고, 위상-동기 루프의 위상 검출기에서 아날로그 형태로 또한 처리된다.

그러나, 고-품질의 아날로그 구성 요소는 그러한 위상-동기 루프를 제조할 때 사용될 필요가 있는데, 왜냐하면 그렇지 않은 경우 노후화 및 온도와 관련한 구성 요소의 변질(variation)이 위상 제어에 있어 부정적인 결과(corruption)를 초래하기 매우 쉬울 수 있기 때문이다. 또한, EMC 방사가 복잡한 차폐 수단에 의해서 차단되지 않는 경우에는 그러한 구성 요소에 의해서 매우 쉽게 이루어질 수 있다는 다른 단점이 있을 수 있다.

이러한 단점은 위상-동기 루프가 디지털 형태로 생성되어야 하는 것을 필요로 한다. 상기 위상-동기 루프는 가능한 쉽게 칩 상에 집적될 수 있어야 하지만, 레코딩되거나 송신된 데이터 신호가 재생되고 있을 때 데이터를 복구하기 위한 샘플링 순간이 가능한 가장 최적으로 배치됨으로써, 최상의 샘플링이 가능한 한 눈 패턴(eye pattern)에서 눈의 중심 가까이에서 이루어질 수 있을 정도로 여전히 정확하게 동작하여야 한다.

JP-A-8031110호에서는 위상-동기 루프의 디지털적인 구현을 위한 솔루션이 개시되어 있다. 이 경우에, 자기 테이프로부터 판독되는 레코딩 신호는 등화기에 공급되고, 이어서 A/D 변환기에서 디지털화된다. 그런 후에, 디지털 데이터 신호는, 한편으로는 지연 회로를 통해 감산 회로에 인가되고, 다른 한편으로는 상기 감산 회로에 직접 인가된다. 감산 회로에서는, 지연되지 않은 데이터 신호가 지연된 데이터 신호로부터 감산된다. 이러한 방식으로 생성된 차이 신호는 샘플-및-홀드 회로에 공급된다. 샘플-및-홀드 회로는 지연되지 않은 데이터 신호가 공급되는 데이터 패턴 인지 회로로부터의 출력 신호로 클럭된다. 특정 데이터 패턴이 상기 회로에서 인지되는 경우에만, 샘플-및-홀드 회로는 클럭된다. 그 때, 샘플링된 값은 특정 데이터 패턴의 인지 순간과 데이터 클럭 신호 사이의 위상 차이를 나타낸다. 이 위상 차이는 전압-제어 발진기(VCO)를 제어하기 위해서 사용되는데, 상기 VCO는 레코딩된 데이터 신호를 위한 샘플링 주파수를 생성하는데 사용된다. 샘플- 및-홀드 회로와 VCO 사이에는 루프 필터가 추가적으로 존재하는데, 상기 루프 필터는 VCO의 제어를 안정시키는데 적합하다. 상기 문헌의 솔루션을 통해서, 위상 제어에는 데이터 신호의 특정 패턴에 대한 인지와 부합하는 그러한 샘플이 제공될 뿐이다. 그러나, 이러한 패턴의 반복 속도는, 최상의 클럭 주파수가 설정되기까지 오랜 제어 시간이 걸릴 수 있을 정도로 매우 느릴 수 있다.

문헌(JP-A-8031110호)에서의 솔루션에 비추어 볼 때, 본 발명의 목적은 위상-동기 루프의 제어 응답을 향상시키기 위해 사용될 수 있는 동시에 가능한 한 회로 설계를 간단히 하고자 하는 요구를 고려한 향상된 위상 검출기를 제조하는데 있다.

그 목적은 독립항 1의 특징부들을 통해 달성된다. 본 발명에 따라서, 본 신규의 위상 검출기도 마찬가지로 지연된 샘플과 지연되지 않은 샘플 사이의 시도되고 테스트된 차이 형성 원리를 사용한다. 그러나, 여기서 새로운 특징은 처리 스테이지를 제공하는 것인데, 상기 처리 스테이지에서는 복수의 가능한 값들 중 하나가 각각의 차이 값에 할당된다. 이러한 값은, 특히, 차이 값이 예컨대 0 보다 큰지, 0 보다 작은지 또는 0 인지에 따라 +1, -1 및 0의 수치일 수 있다. 이어서, 이러한 방식으로 할당된 값은 필터/제어 스테이지에 공급되는데, 상기 필터/제어 스테이지의 출력단에서 위상 에러가 검출(tapped off)될 수 있다. 다음으로, 이러한 방식으로 획득된 위상 에러는 일반적인 방식으로 전압 제어 발진기를 제어한다. 대체로, 본 발명을 위한 별도의 차이 형성에 대한 어떠한 필요성도 존재하지 않는다. 단지 필요한 것은 지연된 샘플이 지연되지 않은 샘플에 대해서 0 보다 큰지, 0 보다 작은지 또는 0 인지를 검사하고 그에 따라서 +1, -1 및 0인 수치를 할당하는 비교 스테이지이다.

이 솔루션은 칩 상에 집적하기에 더욱 간단한 매우 단순한 위상 검출기가 이용될 수 있다는 장점을 제공한다. 다른 샘플-및-홀드 회로가 제공될 필요가 없고, 데이터 패턴의 인지를 위한 복잡한 장치 역시 마찬가지로 필요하지 않을 수 있다. 허용할 수 있는 값을 차이 값에 할당하는 처리 스테이지도 마찬가지로 간단한 설계로 이루어질 수 있다. 가장 간단한 경우에, 그것은 차이 값의 수학적인 부호의 인지를 위한 장치와, 수학적인 부호에 근거하여 세 개의 가능한 값들 중 하나를 출력하는 멀티플렉서를 포함한다. 그 장치의 다른 장점은, 존재하는 임의의 위상 에러가 매우 빠르게 정정될 수 있다는 것이다. 실제로, 이러한 솔루션을 통해, 데이터 신호의 각 샘플은 위상 검출기에서 고려되고, 위상 제어에 기여한다.

설명된 위상 검출기의 다른 장점은 또한, 제안된 디지털 위상 검출기가 사용될 때, 아날로그 재생 신호가 데이터 신호에 함축적으로 존재하는 데이터 클럭 신 호로 샘플링될 수 있다는 것이다. 어떠한 오버샘플링도 필요하지 않다. 그 결과로, 값이 싼 저원가의 간단한 A/D 변환기가 사용될 수 있다. 동시에, 이를 위한 조건으로, 더 높은 클럭 주파수에서 동작할 필요가 있는 어떠한 구성 요소도 어쩌면 전체적인 위상-동기 루프에서조차 필요하지 않아야 한다. 이는 구현의 비용을 상당히 감소시킨다.

제안된 디지털 위상 검출기 스테이지를 통해, VCO 주파수의 적합한 정정이 눈 패턴의 눈 뚫린 부분의(eye opening) 중심에서 재생 신호를 위한 샘플링 순간에 매우 빠르게 이루어진다. 재생 신호에 존재하는 임의의 잡음은 차이 형성/비교 동작에 의해서 빠르게 결국 평균에 달하게 된다. 또한, 솔루션은 주로 진폭에 상관없이 작동한다.

데이터 드롭아웃(data dropout)의 경우에, 본 발명에 따른 위상 검출기를 갖는 위상-동기 루프는 매우 만족스러운 유지 특성, 즉 전압-제어 발진기의 주파수가 VCO 구성 요소의 드리프트(drift)에만 의존하기 때문에 안정된 상태를 유지하는 특성을 갖는다. 사용되는 구성 요소는 디지털 형태로 제작되고, VCO와는 달리, 칩 상에 매우 쉽게 집적된다.

종속항에 기재된 수단들은 청구항 1에서 언급되는 위상 검출기의 다른 유리한 개선 및 향상을 가능케 한다.

만약 레코딩된 데이터 신호가 3원 데이터 신호라면, 즉 양 및 음의 신호 성분이 서로의 뒤를 잇는 데이터 신호라면, 그 때는 샘플링되고 디지털화된 데이터 신호가 신호 조절을 위해 정류기 스테이지를 먼저 통과하는 것이 매우 유리하다. 상기 정류기는 데이터 신호의 음 성분을 양의 성분으로 변환하고, 후속하는 차이 형성/비교 동작에는 아무런 문제가 발생하지 않는다.

인접한 신호 성분간의 "신호간 간섭"을 회피하기 위해서, 데이터 신호의 양 및 음 신호 성분이, 정류 이전에, 데이터 신호를 양 및 음 경로로 분리하는 분리 스테이지에 공급되는 것이 유리하다는 것이 또한 확인되었다. 그 때, 두 경로는 별도로 처리되는데, 즉 지연 및 감산 스테이지와 데이터를 할당하기 위한 그와 결합된 처리 스테이지는 각각의 경로에 대해 개별적으로 존재하여야 한다. 또한, 그 때에는 덧셈 스테이지가 필요한데, 상기 덧셈 스테이지에서는 두 경로로부터의 할당된 출력 값이 더해지고, 이러한 방식으로 결합된 후 필터/제어 스테이지에 인가된다.

심지어 더 나아가서 광 데이터 레코딩(DVD, CD)을 사용하는 유닛에서 위상-동기 루프의 록-온 응답(lock-on response)을 최적화시키기 위해, 한편으로는 별도 경로에서의 위상 검출을 포함하고, 모든 것을 포함하는 경로에 다른 위상 검출을 포함하는 결합된 솔루션을 통해 더 나은 결과가 획득된다는 것이 또한 확인되었다. 이 경우에, 세 개의 상이한 감산 스테이지로부터의 할당된 출력 값은 덧셈 스테이지에서 서로 결합된다. 이러한 제안은 하나의 경로만을 갖는 솔루션이 재생된 데이터 스트림에서 많은 패턴에 대해 더 나은 결과를 제공했고 별도의 경로를 갖는 솔루션이 다른 패턴에 대해 더 나은 결과를 생성했다는 것이 확인됐다는 사실로부터 기인한다. 다음으로, 두 솔루션의 결합은 그러한 재생 신호에 대한 최상의 솔루션을 제공한다.

본 발명의 예시적인 실시예가 도면에 도시되어 있고 아래의 설명에서 더욱 상세하게 설명된다.

도 1은 위상-동기 루프를 갖는 클럭 복구 스테이지의 블록도.

도 2는 본 발명에 따른 위상 검출기의 블록도 및 그와 관련된 신호 프로파일을 나타내는 도면.

도 3은 도 2에 도시된 위상 검출기의 전달 함수를 나타내는 도면.

도 4는 본 발명에 따른 위상 검출기의 제 2 예시적인 실시예에 대한 블록도.

도 5는 본 발명에 따른 위상 검출기의 제 3 예시적인 실시예에 대한 블록도.

본 발명에 따른 위상 검출기는 위상-동기 루프의 디지털적인 구현에 사용되도록 의도된다. 그러한 PLL 회로는, 예를 들어 저장 매체 상에 디지털적으로 레코딩된 데이터가 복구될 필요가 있거나 그렇지 않으면 마찬가지로 데이터가 복구될 필요가 있는 송신된 데이터 스트림이 수신되는 다양한 영역에서 사용될 수 있다. 레코딩되거나 송신된 데이터 신호는 매우 자주 자체-클럭되는데, 즉 상기 데이터 신호는, 데이터 클럭 신호를 신뢰 가능하게 복구하기 위해 종래의 PLL 회로를 사용하는 것이 가능하게 되도록 데이터 신호에서 충분한 에지가 발생하도록 코딩된다. 따라서, 본 발명은 이런 중요한 애플리케이션 경우의 예를 사용하여 아래에서 더욱 상세하게 또한 설명된다.

도 1에서, 참조 번호 10은 데이터 소스를 나타낸다. 알려진 데이터 레코딩 유닛은, 예로서, D-VHS 표준에 기초한 디지털 비디오 레코더, DVC 유닛, DVD 유닛, CD 유닛, MD 유닛 등이다. 디지털적으로 송신된 데이터를 수신하는 유닛의 예로는 DVB 수신기나 DAB 수신기가 있다. 참조 번호 20은 A/D 변환기를 나타낸다. 상기 A/D 변환기는 판독 또는 수신된 신호를 디지털 형태로 변환한다. 다음으로, 신호 프로파일이 필터 스테이지(30)에 인가된다. 상기 필터 스테이지(30)는 신호 조절을 수행한다. 이것은, 예로서, 디지털 고역 필터를 사용하여 이루어질 수 있는데, 상기 디지털 고역 필터는 피드백을 구비하고 신호에 대한 결정 임계치나 결정 창(decision window)을 신호의 '0' 축 상에 배치한다(샘플들은 거기에선 디지털적으로 0이다). 그러한 필터 스테이지는 종래 기술 분야로부터 알려져 있다. 예로서, 그러한 구성 요소를 마찬가지로 설명하는 DVD 표준에 대한 참조가 이루어진다.

그 다음에는, 참조 번호 40을 갖는 등화기 유닛이 온다. 도시된 등화기 유닛은 디지털 유닛이다. 그러나, 등화기는 지금은 반드시 배치될 필요는 없다. 대안적으로, 아날로그 등화기가 또한 사용될 수 있지만, 그 때 상기 아날로그 등화기는 A/D 변환기(20)에 앞서 배치될 필요가 있다. 위상 에러 결정을 위한 디지털 예비 스테이지(50)가 상기 등화기에 인접한다. 이 유닛은 아래에서 더 상세하게 설명될 것이다. 예비 스테이지(50) 다음에 이어서 연결되는 것은 필터/제어 스테이지(60)이다. 여기서 설명되는 클럭 복구 애플리케이션 위해서, PI 제어 스테이지(비례 적분)가 유리하다는 것이 확인되었다. 그러한 PI 제어 스테이지도 마찬가지로 종래 기술 분야로부터 알려져 있다. 본 명세서에서 설명된 예시적인 실시예에서, PI 제어 스테이지는 디지털 형태로 제공된다. 또 다른 예시적인 실시예에서는, PI 제어 스테이지의 아날로그 형태가 대안으로서 사용될 수 있다.

다음의 텍스트에서, 필터/제어 스테이지(60)는 위상 검출기(90)의 필수 구성 요소인 것으로 인지되는데, 그 이유는, 예비 스테이지(50)에서 생성된 출력 값이 조절되지 않은 형태로는 VCO를 재조정하기에 적합하지 않고, 위상-동기 루프의 제어 응답에 손상을 주기만 할 것이라는 것이 확인되었기 때문이다. 예비 스테이지와 필터/제어 스테이지로 이루어진 이 단일체는 절단선으로 이루어진 경계로 강조되어 있다. 다음으로, 필터/제어 스테이지(60)로부터의 출력 신호는 D/A 변환기(70)에서 아날로그 신호로 변환되고, 이어서 상기 아날로그 신호는 그 다음에 이어서 연결된 전압-제어 발진기(80)의 제어 입력단에 인가된다. VCO(80)는 데이터 클럭 신호를 직접 생성한다. 이러한 방식으로 생성된 데이터 클럭 신호는 A/D 변환기(20)에 공급된다. 이것은 위상 에러를 결정하기 위한 본 발명의 위상 검출기가 어떠한 오버샘플링도 필요로 하지 않기 때문에 가능하다. 모든 다른 기재된 구성 요소(30 내지 70)에는 동일한 클럭 신호가 또한 공급될 수 있다. 그러나, 만약 이러한 구성 요소가 이러한 클럭 신호에 따라 동작하도록 설계되지 않는다면, 또 다른 클럭 신호가 특별히 더 높은 클럭 주파수에서 상기 구성 요소들에 공급될 수 있다.

디지털 예비 스테이지(50)의 설계 및 동작은 아래에서 더 상세하게 설명된다. 그것의 설계가 도 2의 좌측 부분에 블록도로 도시되어 있다. 등화기(40)로부터 오는 신호는 정류기(51)에서 먼저 정류된다. 그 다음으로 정류된 신호는 지연 스테이지(52)에 공급된다. 지연 스테이지(52)는 하나의 샘플링 클럭 기간만큼 데이터 신호를 지연시킨다. 지연된 신호는 감산 스테이지(53)의 b 입력단에 공급된다. 감 산 스테이지(53)의 a 입력단에는 지연되지 않은 데이터 신호가 공급된다. 감산 스테이지(53)에서는, b 입력단의 지연된 샘플이 a 입력단의 지연되지 않은 현재 샘플로부터 감산된다. 그 다음으로, 그 결과로 생긴 차이 값은 처리 스테이지(54)에서 분석된다. 가장 간단한 경우에는, 처리 스테이지(54)는 세 개의 가능한 출력 값 중 하나를 그 차이 값에 할당한다. 특히, 가장 간단한 경우에는, 이것들은 +1, 0, -1인 출력 값이다. 이에 관련해서, 할당은 다음과 같이 진행된다: 상기 할당은 간단한 수학적인 부호 검사를 포함한다. 만약 차이 값이 0 보다 크다면, 그 때는 +1의 값이 그 차이 값에 할당된다. 만약 차이 값이 계산상의 정확도 범위 내에서 0이라면, 그 때는 0의 값이 차이 값에 할당된다. 만약 차이 값이 0보다 작다면, 그 때는 -1의 값이 출력 값으로서 그 차이 값에 할당된다.

처리 스테이지(54)의 이러한 실시예에서 벗어나서, 상기 처리 스테이지(54)는 특정의 정해진 대역을 포함하고 그 대역 내에 관련 값이 할당되도록 또한 설계될 수 있다. 예로써, 0의 값을 할당하기 위한 대역이 또한 제공될 수 있는데, 그 때 대역은 차이 값 축의 0 포인트에 대해서 대칭적으로 위치된다. 예를 들어 5, 7, 9 등과 같이 세 개 보다 많은 수의 값이 할당되는 다른 개선점이 있을 수 있다. 다음으로, 관련 대역 범위가 각각의 개별적인 값에 제공될 필요가 있다. 만약 차이 값이 관련 대역 내에 있다면, 적당한 출력 값이 할당된다.

또 다른 대안적인 실시예에서는, 별도의 감산 스테이지(53) 및 처리 스테이지(54)를 대신해서, 비교 스테이지가 제공되는데, 상기 비교 스테이지는 지연된 샘플을 지연되지 않은 샘플과 직접 비교하고, 그 비교 결과에 따라 대응하는 값 보다 더 큰 값, 그 보다 더 작은 값 및 그와 동일한 값을 할당한다. 두 실시예는 동등한 것으로 간주된다.

할당된 값은 위상 예비 스테이지(50)로부터의 출력 값이고 필터/제어 스테이지(60)에 인가된다. 위상 에러는 위상 예비 스테이지(50)로부터의 복수의 연속적인 출력 값이 결합되고 분석된 이후에만 결정된다.

이것은 아래에서 도 2의 우측 부분의 신호 프로파일을 통해 설명된다. 디지털화된 입력 신호의 신호 프로파일은 도 2의 상단 부분에 도시되어 있다. 양의 IT 펄스(세 개의 연속적인 값인 0, +1, 0으로 분류됨)와 음의 IT 펄스(세 개의 연속적인 값이 0, -1, 0으로 분류됨)가 연속하는 것이 세 가지의 상이한 경우에 대해 도시되어 있다. 점선으로 된 수직선은 신호에 대한 샘플링 포인트를 나타낸다. 도면의 중앙 부분은, 고려되고 있는 신호 프로파일의 최대 및 최소점에서 최상의 조건 방식으로 샘플링 순간이 발생하는 상황을 도시한다. 도면의 좌측 부분은 샘플링이 부정확한 위상으로 실행되는 상황을 도시하고 있는데, 예시된 그 경우에 있어서, 샘플링 포인트는 눈 중심에서의 샘플링과 비교했을 때 좌측으로 이동되어 있다. 도 2의 우측 부분도 마찬가지로 위상-이동된 샘플링을 나타내는데, 이는 샘플링이 눈 중심의 우측에서 발생하는 상황을 반영한다. 정류기(51)에서 정류된 이후의 신호 프로파일이 도 2의 중심 부분에 도시되어 있다. 그러한 정류도 마찬가지로 음의 신호 성분을 양의 신호 성분으로 전환한다. 이것은 양의 펄스 수를 두배로 만든다. 감산 스테이지(53)에서 차이가 형성된 이후의 출력 신호는 도 2에서 하단의 신호 그래프로 도시되어 있다. 지연된 샘플과 지연되지 않은 샘플 간의 차이를 형성하는 것은, 각각의 양의 펄스에 대해서, 양 및 음의 성분 둘 모두를 포함하는 교류 펄스가 생성된다는 것을 의미한다. 최상의 위상 에러 결정을 위한 샘플링 순간에 이러한 차이 값의 간단한 합산을 사용하는 것은 아직 가능하지 않은데, 그 이유는 상기 값이 크기에 있어서 서로 상쇄될 것이기 때문이다. 이것은 도 2의 좌측 및 우측 부분에 있는 신호 프로파일로부터 또한 확인될 수 있다. 비록, 예를 들어 눈 중심의 좌측에 대한 샘플링의 경우에는, 음의 범위에 하나의 차이 값만이 있을 지라도, 이 값은 절대 값으로 고려될 때는 이전 샘플링 순간에서의 각각의 양의 차이 값 보다 더 크다. 따라서, 대체적으로, 명백한 위상 에러를 읽어내는 것은 가능하지 않다.

처리 스테이지(54)에서 출력 값을 차이 값에 할당하는 본 발명의 할당은 이러한 상황을 바꾼다. 이는, 처리 스테이지(54)에서의 할당에 대한 앞선 설명과 일치하여 +1인 출력 값이 각각의 양의 샘플에 무작위로 할당되고, -1인 출력 값이 각각의 음의 샘플에 무작위로 할당되기 때문이다. 이러한 할당된 값들의 시퀀스가 도 2의 하단 부분에 도시되어 있다. 단순히 9 개의 연속적인 샘플이 합산되었을 때 +2인 값이 최종 합계로 출력된다는 것을 확실히 알 수 있다. 이것은 눈 중심의 좌측에 대한 샘플링의 앞서 언급된 경우에 적용된다. 그러나, 눈 중심에서 정확한 위상 샘플링을 함으로써, 그로 인해 생성되는 최종 값은 0의 값이고, 눈 중심의 우측에서의 샘플링에 대한 신호 그래프의 우측 부분의 예시 경우에, 그로 인해 생성된 최종 값은 -2인 출력 값이다. 따라서, 이러한 방식으로 출력된 값의 합은 샘플링 동안 존재하는 위상 에러의 측정치이다. 따라서, 본 발명을 위해, 가장 간단한 경우에는, 필터/제어 스테이지(60)가 처리 스테이지(54)로부터의 출력 값에 의해 제어되는 카운팅 장치를 포함하는 것이 충분하다. 이 경우에, 제어는, +1의 값이 출력 값으로 출력될 때는 카운터가 증가되고, -1의 값이 출력 값으로 출력될 때는 카운터가 감소되며, 0의 값이 출력 값으로 출력될 때는 현 상태를 유지하는 것을 수반한다. 다른 한편으로, 이것은 또한 출력 값의 간단한 덧셈과 같다. 정해진 구간(이 경우에는 예를 들어 9 개의 샘플) 이후에, 카운터에서의 값은 평가되고 VCO를 재조정하기 위해 사용된다. 이미 도 1에서 앞서 도시된 바와 같이, 필터/제어 스테이지(60)는 PI 제어기로 또한 설계될 수도 있다. 이것도 마찬가지로 PLL의 제어 응답에 유리하다는 것이 확인되었다.

도시된 예에 대해 설명되어진 위상 검출기의 전달 함수가 도 3에 예시되어 있다. 9 개의 할당된 값을 합한 결과가 +2의 값인 경우에는 +90°의 위상 차이가 존재한다. 9 개의 할당된 값을 합산한 결과가 -2의 값인 경우에는 -90°의 위상 이동이 존재한다. 상술된 바와 같은 합산이 0의 값을 제공하는 경우에는 정확한 위상 샘플링이 이루어진다.

위상 검출기(90)에 대한 대안적인 실시예가 도 4에 도시되어 있다. 도 4에서는 동일한 참조 번호가 도 2에서와 동일한 구성 요소를 나타낸다. 다른 점이 있다면 대안적인 실시예에서는 구성 요소(52 내지 54)가 두 배로 존재한다는 점이다. 또한, 거기에는 분리 스테이지(55)가 또한 존재하는데, 상기 분리 스테이지(55)에서 데이터 신호는 양의 경로 및 음의 경로에 분리된다. 그에 따라서, 상기 분리 스테이지(55)에서는, 0 보다 크거나 또는 0 인 모든 샘플들은 양의 경로로 전달되고, 0 보다 작거나 또는 0 인 모든 샘플들은 음의 경로에 전달된다. 또한, 음의 경로에는 절대 값 형성 스테이지(57)가 또한 제공된다. 상기 절대 값 형성 스테이지(57)는 단순히 음의 경로에 존재하는 샘플의 음의 수학적인 부호를 제거한다. 그런 후에는 이용가능한 양의 값만이 마찬가지로 존재한다. 이러한 장치의 결과로, 양 및 음의 펄스가 별도의 지연 및 감산 스테이지에서 처리된다. 그런 후에, 처리 스테이지(54)에 의해 출력되는 값은 결합되는데, 즉 덧셈 스테이지(56)에서 더해진다. 이것은, 도 2에 도시된 값의 시퀀스와 대략적으로 동일한 응답이 결국 존재한다는 것을 의미한다. 그러나, 도 2에서는, 양 및 음의 펄스가 두 샘플링 기간만큼 서로로부터 떨어지는 것이 고려되어야 한다. 실제 레코딩된 데이터 신호의 경우에, 이것은 항상 보장되지 않고, 따라서 이는 두 펄스가 서로 매우 근접한 경우에는 부정적인 결과(corruption)를 초래할 수 있다. 그러한 경우에는, 도 4에 도시된 대안적인 솔루션이 유리하다.

위상 검출기(90)의 다른 대안적인 개선이 도 5에 또한 도시되어 있다. 이 도면에서도 역시, 동일한 성분은 동일한 참조 번호로 표기되어 있다. 도 5의 실시예는 위상 검출기(90)에 대해 앞서 설명된 두 실시예의 결합 형태와 실질적으로 동일하다. 입력 데이터 신호의 양 및 음의 경로가 별도로 처리되는 처리 경로 외에도, 제 3의 경로가 또한 존재하는데, 상기 제 3 경로에서 양 및 음의 경로가 제 1 실시예에서와 같이 또한 결합되고 처리된다. 이어서, 모든 세 경로의 결과는 덧셈 스테이지(56)에서 다시 결합된다. 이러한 솔루션은 CD 및 DVD와 같은 광 레코딩 매체로부터 판독되는 신호에 대해 특히 유리하다는 것이 실험을 통해 확인되었다. 이것은 그러한 판독 신호의 런 길이(run length)와 관련있는데, 상기 런 길이는 광학적으 로 스캐닝되는 저장 매체에 대한 최소 3 클럭 기간과 동일하다.

필터/제어 스테이지(60)에 의해 출력되는 값을 D/A 변환기(70)를 통해 아날로그 신호를 변환하는 것은 반드시 필요하지는 않다. 이에 대한 대안으로서, 디지털 신호를 펄스-폭-변조된 디지털 신호로 변환하는 펄스-폭-변조 스테이지를 제공하는 것이 또한 가능한데, 그 때 상기 펄스-폭-변조 스테이지는 그 다음에 이어서 연결된 필터 스테이지에 집적되고 주파수를 조정하는데 사용된다.

설명된 솔루션의 실행가능성에 대한 필수조건은, 예컨대 1000 비트와 같은 특정 비트 수에 대한 입력 신호의 디지털 합산 값이 0의 값이어야 한다는 것이다. 이것은 예를 들어 자기 저장 매체 상에 레코딩되는 신호에 대한 경우와 또한 마찬가지로 광학적으로 레코딩되는 신호에 대한 경우이다.

상술된 바와 같이, 본 발명은 위상-동기 루프용의 위상 검출기에 이용가능하다.

Claims (10)

1. 특정 수의 비트에 대한 디지털적인 합산 값이 0 인 디지털 입력 신호를 위한 위상-동기 루프용의 위상 검출기로서,

   자신에게 공급되는 샘플링되고 디지털화된 데이터 신호를 구비하고, 하나 이상의 샘플링 클럭 기간만큼 상기 데이터 신호를 지연시키기 위한 지연 스테이지(52)를 구비하고, 지연되지 않은 데이터 신호와 지연된 데이터 신호가 공급되는 감산 스테이지(53)를 구비하며, 상기 감산 스테이지(53)의 출력이 공급되고 자신의 출력단에서 위상 에러가 검출(tapped off)될 수 있는 필터 또는 제어 스테이지(60)를 포함하는, 위상 검출기에 있어서,

   상기 감산 스테이지와 상기 필터 또는 제어 스테이지(60) 사이에 위치하는 처리 스테이지(54)가 제공되고, 상기 처리 스테이지(54)는 복수의 가능한 출력 값 중 하나를 각각의 차이 값(differential value)에 할당하며, 여기서 전체적인 차이 값의 범위는 상기 복수의 가능한 값에 대응하는 하부-범위의 수로 세분됨으로써, 하부-범위 중 하나에 있는 모든 차이 값에는 동일한 출력 값이 할당되는 것을 특징으로 하는, 위상 검출기.
2. 제 1항에 있어서, 상기 감산 스테이지는 비교 스테이지에 집적되고, 상기 비교 스테이지는 상기 지연된 샘플과 상기 지연되지 않은 샘플을 비교하여, 상기 복수의 출력 값 중 하나를 상기 각각의 차이 값에 할당하는, 위상 검출기.
3. 제 1항 또는 제 2항에 있어서, 상기 제어 스테이지(60)는 PI 제어기인, 위상 검출기.
4. 제 1항 또는 제 2항에 있어서, 상기 지연된 디지털 샘플은 각각의 경우에 상기 감산 스테이지(53)에서 상기 지연되지 않은 디지털 샘플로부터 감산되는, 위상 검출기.
5. 제 1항 또는 제 2항에 있어서, 자신에게 공급되는 상기 샘플링되고 디지털화된 데이터 신호를 갖는, 신호 조절을 위한 정류기(51)가 제공되고, 상기 데이터 신호는 특히 3진 데이터 신호인, 위상 검출기.
6. 제 5항에 있어서, 상기 샘플링되고 디지털화된 3진 데이터 신호는, 정류되기에 앞서, 상기 데이터 신호가 양 및 음의 경로에 분리되는 분리 스테이지(55)에 공급되는, 위상 검출기.
7. 제 6항에 있어서, 별도의 지연, 감산 및 처리 스테이지(52, 53, 54)나 지연 스테이지(52) 및 비교 스테이지가 각 경로에 제공되고, 처리 스테이지(54) 또는 비교 스테이지로부터의 할당된 출력 값이 더해지고 이러한 방식으로 결합된 후에 필터 또는 제어스테이지(60)로 인가되는 덧셈 스테이지(56)가 제공되는, 위상 검출기.
8. 제 7항에 있어서, 상기 양 및 음의 경로를 위한 상기 별도의 지연, 감산 및 처리 스테이지(52, 53, 54)나 지연 스테이지(52) 및 비교 스테이지 외에, 다른 경로를 위한 별도의 지연, 감산 및 처리 스테이지(52, 53, 54) 또는 지연 스테이지(52) 및 비교 스테이지가 또한 제공되고,

   상기 양 및 음의 경로를 포함하는 상기 다른 경로에서 완전한 데이터 신호가 처리되며, 상기 처리 스테이지(54)나 비교 스테이지에 의해 할당되는 출력 값도 마찬가지로 상기 덧셈 스테이지(56)에 공급되는, 위상 검출기.
9. 디지털 신호를 위한 데이터 클럭 신호를 복구하기 위해 상기 위상-동기 루프 내에서 제 1항 또는 제 2항에 따른 위상 검출기를 사용하는 방법.
10. 제 9항에 있어서, 상기 데이터 신호를 샘플링하기 위한 상기 샘플링 클럭 신호는 상기 데이터 신호에서의 상기 데이터 클럭 신호에 대응하는, 위상 검출기를 사용하는 방법.

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