JPH03253117A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPH03253117A JPH03253117A JP2050903A JP5090390A JPH03253117A JP H03253117 A JPH03253117 A JP H03253117A JP 2050903 A JP2050903 A JP 2050903A JP 5090390 A JP5090390 A JP 5090390A JP H03253117 A JPH03253117 A JP H03253117A
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- JP
- Japan
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- signal
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- Pending
Links
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- 238000001514 detection method Methods 0.000 claims description 20
- 238000005070 sampling Methods 0.000 claims description 10
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- 230000003111 delayed effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 6
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- 238000004891 communication Methods 0.000 description 2
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- 238000011084 recovery Methods 0.000 description 1
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイミング抽出回路、特にディジタル通信シス
テムなどの受信側で受信信号から最適位相のタイミング
信号を抽出するための位相ロックループ形式のタイミン
グ抽出回路に関する。
テムなどの受信側で受信信号から最適位相のタイミング
信号を抽出するための位相ロックループ形式のタイミン
グ抽出回路に関する。
従来、この種のタイミング抽出回路として、位相ロック
ループ中の位相検出回路に、いわゆる波形差法(Wav
e Difference Method、 WD法と
略称。
ループ中の位相検出回路に、いわゆる波形差法(Wav
e Difference Method、 WD法と
略称。
例えば、IEEE Transactions on
Communications、 C0M−33巻、第
6号に記載の論文“Timing Recovery
inDigital 5ubscriber Loop
s″(著者、 O,Agazziほか)を参照。)を適
用したものがある。このWD法による位相検出回路は、
受信信号をそのタイミングロックに周波数同期した位相
検出対象のクロック信号のタイミングでサンプリングし
たものと、これよりもクロック半周期分だけずれたタイ
ミングでサンプリングしたものとの、両サンプリング結
果をおのおの絶対値回路などに通したあと、両者の差を
累加算して、位相検出対象のりpラフ信号の位相が最適
サンプリング位相からどれだけずれているかを示す位相
誤差信号として送出する。この位相誤差信号で電圧制御
発振器(V CO)の発振出力位相を制御し、■COの
出力信号を上述の位相検出回路に位相検出対象のクロッ
ク信号として与えるよう、位相ロックループを構成すれ
ば、受信信号に対し最適位相をもつタイミング信号を得
ることができる。
Communications、 C0M−33巻、第
6号に記載の論文“Timing Recovery
inDigital 5ubscriber Loop
s″(著者、 O,Agazziほか)を参照。)を適
用したものがある。このWD法による位相検出回路は、
受信信号をそのタイミングロックに周波数同期した位相
検出対象のクロック信号のタイミングでサンプリングし
たものと、これよりもクロック半周期分だけずれたタイ
ミングでサンプリングしたものとの、両サンプリング結
果をおのおの絶対値回路などに通したあと、両者の差を
累加算して、位相検出対象のりpラフ信号の位相が最適
サンプリング位相からどれだけずれているかを示す位相
誤差信号として送出する。この位相誤差信号で電圧制御
発振器(V CO)の発振出力位相を制御し、■COの
出力信号を上述の位相検出回路に位相検出対象のクロッ
ク信号として与えるよう、位相ロックループを構成すれ
ば、受信信号に対し最適位相をもつタイミング信号を得
ることができる。
上述した従来のタイミング抽出回路は、位相ロックルー
プ中のWD法による位相検出回路が、サンプリング用ス
イッチ、絶対値回路、累加算回路をおのおの2個ずつ有
しており、回路規模が大きくなるという問題点をもつ。
プ中のWD法による位相検出回路が、サンプリング用ス
イッチ、絶対値回路、累加算回路をおのおの2個ずつ有
しており、回路規模が大きくなるという問題点をもつ。
本発明の目的は、上述の問題点を解決し位相ロックルー
プ中の位相検出回路の規模を従来よりも小形化したタイ
ミング抽出回路を提供することにある。
プ中の位相検出回路の規模を従来よりも小形化したタイ
ミング抽出回路を提供することにある。
本発明の回路は、予め定めた周期のタイミング成分を含
む入力信号を前記タイミング成分の半分の周期のクロッ
ク信号でサンプリングするサンプリング手段と該サンプ
リングされた信号の絶対値信号を発生する絶対値手段と
該絶対値信号及びこれを前記タイミング成分の半周期分
遅延させた信号の差信号を発生する減算手段と該差信号
を前記タイミング成分の周期ごとに累加算して出力する
累加算手段とを有する位相検出回路と、該位相検出回路
の出力信号の大きさに応じてこれがゼロに収束するよう
前記クロック信号の位相を制御する可制御発振手段とを
備えている。
む入力信号を前記タイミング成分の半分の周期のクロッ
ク信号でサンプリングするサンプリング手段と該サンプ
リングされた信号の絶対値信号を発生する絶対値手段と
該絶対値信号及びこれを前記タイミング成分の半周期分
遅延させた信号の差信号を発生する減算手段と該差信号
を前記タイミング成分の周期ごとに累加算して出力する
累加算手段とを有する位相検出回路と、該位相検出回路
の出力信号の大きさに応じてこれがゼロに収束するよう
前記クロック信号の位相を制御する可制御発振手段とを
備えている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブーツク図である。入
力信号は伝送路からの受信信号であり、電圧制御発振器
(■C0)12の発振出力信号、すなわち受信信号の2
倍のクロックレートをもつクロック信号と共に、位相検
出回路11へ送られる。位相検出回路11において、ス
イッチSW1は入力信号サンプリング用であり、クロッ
ク信号のタイミングで入力信号をサンプリングして、絶
対値回路1へ送る。絶対値回路1は、サンプリングされ
た入力の絶対値をとり、減算器3の一方の入力端へ直接
送ると共に、入力信号のクロック半周期分(T/2)だ
け遅延器2で遅延させた上で、減算器3のもう一方の入
力端へ送る。減算器3が送出する差信号は、スイッチS
W2で入力信号のクロック1周期(T)おきにサンプリ
ングされたあと、累加算用の加算器4へ送られる。加算
器4は、自身の送出信号に乗算器5で1よりも若干小さ
い定数aを乗算したあと、入力信号のクロック1周期分
(T)だけ遅延器6で遅延させたものを、スイッチSW
2から来る信号に加算して、加算結果を出力する。なお
定数aを累加算のループ途中で乗算しているのは、累加
算結果が増大発散するのを防止するためである。
力信号は伝送路からの受信信号であり、電圧制御発振器
(■C0)12の発振出力信号、すなわち受信信号の2
倍のクロックレートをもつクロック信号と共に、位相検
出回路11へ送られる。位相検出回路11において、ス
イッチSW1は入力信号サンプリング用であり、クロッ
ク信号のタイミングで入力信号をサンプリングして、絶
対値回路1へ送る。絶対値回路1は、サンプリングされ
た入力の絶対値をとり、減算器3の一方の入力端へ直接
送ると共に、入力信号のクロック半周期分(T/2)だ
け遅延器2で遅延させた上で、減算器3のもう一方の入
力端へ送る。減算器3が送出する差信号は、スイッチS
W2で入力信号のクロック1周期(T)おきにサンプリ
ングされたあと、累加算用の加算器4へ送られる。加算
器4は、自身の送出信号に乗算器5で1よりも若干小さ
い定数aを乗算したあと、入力信号のクロック1周期分
(T)だけ遅延器6で遅延させたものを、スイッチSW
2から来る信号に加算して、加算結果を出力する。なお
定数aを累加算のループ途中で乗算しているのは、累加
算結果が増大発散するのを防止するためである。
位相検出回路11は、従来の位相検出回路におイテクロ
ック半周期分(T/2)のタイミング差をもって2個の
回路でおのおのサンプリング、絶対値累加算の演算処理
を行なっていたのを、時分割化して1個の回路で済むよ
う構成したものであり、従来回路と同じ処理結果が得ら
れる。従って、VCO12の出力信号の位相が最適サン
プリング位相であれば、位相検出回路11の出力信号は
ゼロになり、またVCO12の出力信号位相が最適位相
からずれるに従って、位相検出回路11の出力信号の絶
対値が増大して、位相誤差を示す。
ック半周期分(T/2)のタイミング差をもって2個の
回路でおのおのサンプリング、絶対値累加算の演算処理
を行なっていたのを、時分割化して1個の回路で済むよ
う構成したものであり、従来回路と同じ処理結果が得ら
れる。従って、VCO12の出力信号の位相が最適サン
プリング位相であれば、位相検出回路11の出力信号は
ゼロになり、またVCO12の出力信号位相が最適位相
からずれるに従って、位相検出回路11の出力信号の絶
対値が増大して、位相誤差を示す。
位相検出回路11が送出する位相誤差信号は、増幅器1
5で増幅されたあと、量子化回路7で量子化されて、V
CO12の発振出力位相を制御する信号になる。VCO
12は、発振器9の送出信号を分周カウンタ8で分周し
て、入力信号のクロックレートの2倍のレートをもつク
ロック信号を出力すると共に位相検出回路ll中のスイ
ッチSW1へ送る。またこの出力信号を分局器10で2
分周したものは、位相検出回路11のスイッチSW2へ
送られる。
5で増幅されたあと、量子化回路7で量子化されて、V
CO12の発振出力位相を制御する信号になる。VCO
12は、発振器9の送出信号を分周カウンタ8で分周し
て、入力信号のクロックレートの2倍のレートをもつク
ロック信号を出力すると共に位相検出回路ll中のスイ
ッチSW1へ送る。またこの出力信号を分局器10で2
分周したものは、位相検出回路11のスイッチSW2へ
送られる。
このように構成された位相ロックループは、位相検出回
路11が送出する位相誤差がゼロに収束するよう、VC
O12の出力信号位相が自動制御され、入力信号に対し
最適位相をもつタイミング信号が出力信号として得られ
る。
路11が送出する位相誤差がゼロに収束するよう、VC
O12の出力信号位相が自動制御され、入力信号に対し
最適位相をもつタイミング信号が出力信号として得られ
る。
前述のごとく本実施例中の位相検出回路11は、従来回
路でのWD法による回路と比較すると、同じ演算処理結
果が得られ、しかも規模が小形化されている。
路でのWD法による回路と比較すると、同じ演算処理結
果が得られ、しかも規模が小形化されている。
以上説明したように本発明によれば、従来回路よりも回
路規模を小形できる効果を得る。
路規模を小形できる効果を得る。
第1図は本発明の実施例のブロック図である。
1・・・・・・絶対値回路、2,6・・・・・・遅延器
、3・・・・・・減算器、4・・・・・・加算器、5・
・・・・・乗算器、SW1〜SW2・・・・・・スイッ
チ、7・・・・・・量子化回路、8・・・・・・分周カ
ウンタ、9・・・・・・発振器、10・・・・・・分周
器、11・・・・・・位相検出回路、12・・・・・・
電圧制御発振器(V CO)、15・・・・・・増幅器
。
、3・・・・・・減算器、4・・・・・・加算器、5・
・・・・・乗算器、SW1〜SW2・・・・・・スイッ
チ、7・・・・・・量子化回路、8・・・・・・分周カ
ウンタ、9・・・・・・発振器、10・・・・・・分周
器、11・・・・・・位相検出回路、12・・・・・・
電圧制御発振器(V CO)、15・・・・・・増幅器
。
Claims (1)
- 予め定めた周期のタイミング成分を含む入力信号を前記
タイミング成分の半分の周期のクロック信号でサンプリ
ングするサンプリング手段と該サンプリングされた信号
の絶対値信号を発生する絶対値手段と該絶対値信号及び
これを前記タイミング成分の半周期分遅延させた信号の
差信号を発生する減算手段と該差信号を前記タイミング
成分の周期ごとに累加算して出力する累加算手段とを有
する位相検出回路と、該位相検出回路の出力信号の大き
さに応じてこれがゼロに収束するよう前記クロック信号
の位相を制御する可制御発振手段とを備えていることを
特徴とするタイミング抽出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2050903A JPH03253117A (ja) | 1990-03-02 | 1990-03-02 | タイミング抽出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2050903A JPH03253117A (ja) | 1990-03-02 | 1990-03-02 | タイミング抽出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03253117A true JPH03253117A (ja) | 1991-11-12 |
Family
ID=12871717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2050903A Pending JPH03253117A (ja) | 1990-03-02 | 1990-03-02 | タイミング抽出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03253117A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003508960A (ja) * | 1999-08-30 | 2003-03-04 | トムソン ライセンシング ソシエテ アノニム | 位相ロックループのための位相検出器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6424542A (en) * | 1987-07-20 | 1989-01-26 | Sanyo Electric Co | Timing synchronizing circuit for modem |
-
1990
- 1990-03-02 JP JP2050903A patent/JPH03253117A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6424542A (en) * | 1987-07-20 | 1989-01-26 | Sanyo Electric Co | Timing synchronizing circuit for modem |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003508960A (ja) * | 1999-08-30 | 2003-03-04 | トムソン ライセンシング ソシエテ アノニム | 位相ロックループのための位相検出器 |
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