JPH03253116A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPH03253116A JPH03253116A JP2050902A JP5090290A JPH03253116A JP H03253116 A JPH03253116 A JP H03253116A JP 2050902 A JP2050902 A JP 2050902A JP 5090290 A JP5090290 A JP 5090290A JP H03253116 A JPH03253116 A JP H03253116A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- clock
- timing
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003111 delayed effect Effects 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 20
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- 238000004891 communication Methods 0.000 description 2
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイミング抽出回路、特にディジタル通信シス
テムなどの受信側で受信信号から最適位相のタイミング
信号を抽出するための位相ロックループ形式のタイミン
グ抽出回路に関する。
テムなどの受信側で受信信号から最適位相のタイミング
信号を抽出するための位相ロックループ形式のタイミン
グ抽出回路に関する。
従来、この種のタイミング抽出回路として、位相ロック
ループ中の位相検出回路に、いわゆる波形差法（Ｗａｖ
ｅ Ｄｉｆｆｅｒｅｎｃｅ Ｍｅｔｈｏｄ、 ＷＤ法と
略称。
ループ中の位相検出回路に、いわゆる波形差法（Ｗａｖ
ｅ Ｄｉｆｆｅｒｅｎｃｅ Ｍｅｔｈｏｄ、 ＷＤ法と
略称。
例えば、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、 Ｃ０Ｍ−３３巻、第
６号に記載の論文“Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒｙ
ｌｎＤｉｇｉｔａｌ ５ｕｂｓｃｒｉｂｅｒ Ｌｏｏｐ
ｓ”（著者、 Ｏ，Ａｇａｚｚｉほか）を参照。）を適
用したものがある。このＷＤ法による位相検出回路は、
受信信号をそのタイミングクロックに周波数同期した位
相検出対象のクロック信号のタイミングでサンプリング
したものと、これよりもクロック半周期分だけずれたタ
イミングでサンプリングしたものとの、両サンプリング
結果をおのおの二乗回路などの非直線形回路に通したあ
と、両者の差を累加算して、位相検出対象のクロック信
号の位相が最適サンプリング位相からどれだけずれてい
るかを示す位相誤差信号として送出する。この位相誤差
信号で電圧制御発振器（Ｖ ＣＯ）の発振出力位相を制
御し、ｖｃｏの出力信号を上述の位相検出回路に位相検
出対象のクロック信号として与えるよう、位相ロックル
ープを構成すれば、受信信号に対し最適位相をもつタイ
ミング信号を得ることができる。
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、 Ｃ０Ｍ−３３巻、第
６号に記載の論文“Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒｙ
ｌｎＤｉｇｉｔａｌ ５ｕｂｓｃｒｉｂｅｒ Ｌｏｏｐ
ｓ”（著者、 Ｏ，Ａｇａｚｚｉほか）を参照。）を適
用したものがある。このＷＤ法による位相検出回路は、
受信信号をそのタイミングクロックに周波数同期した位
相検出対象のクロック信号のタイミングでサンプリング
したものと、これよりもクロック半周期分だけずれたタ
イミングでサンプリングしたものとの、両サンプリング
結果をおのおの二乗回路などの非直線形回路に通したあ
と、両者の差を累加算して、位相検出対象のクロック信
号の位相が最適サンプリング位相からどれだけずれてい
るかを示す位相誤差信号として送出する。この位相誤差
信号で電圧制御発振器（Ｖ ＣＯ）の発振出力位相を制
御し、ｖｃｏの出力信号を上述の位相検出回路に位相検
出対象のクロック信号として与えるよう、位相ロックル
ープを構成すれば、受信信号に対し最適位相をもつタイ
ミング信号を得ることができる。
上述した従来のタイミング抽出回路は、位相ｐツクルー
プ中のＷＤ法による位相検出回路が、サンプリング用ス
イッチ、二乗回路、累加算回路をおのおの２個ずつ有し
ており、回路規模が太きく ｔｘるという問題点をもつ
。
プ中のＷＤ法による位相検出回路が、サンプリング用ス
イッチ、二乗回路、累加算回路をおのおの２個ずつ有し
ており、回路規模が太きく ｔｘるという問題点をもつ
。
本発明の目的は、上述の問題点を解決し位相ロックルー
プ中の位相検出回路の規模を従来よりも小形化したタイ
ミング抽出回路を提供することにある。
プ中の位相検出回路の規模を従来よりも小形化したタイ
ミング抽出回路を提供することにある。
本発明の回路は、予め定めた周期のタイミング成分を含
む入力信号を前記タイミング成分の半分の周期のクロッ
ク信号でサンプリングするサンプリング手段と該サンプ
リングされた信号を二乗する乗算手段と該二乗した信号
及びこれを前記タイミング成分の半周期分遅延させた信
号の差信号を発生する減算手段と該差信号を前記タイミ
ング成分の周期ごとに累加算して出力する累加算手段と
を有する位相検出回路と、該位相検出回路の出力信号の
大きさに応じてこれがゼロに収束するよう前記クロック
信号の位相を制御する可制御発振手段とを備えている。
む入力信号を前記タイミング成分の半分の周期のクロッ
ク信号でサンプリングするサンプリング手段と該サンプ
リングされた信号を二乗する乗算手段と該二乗した信号
及びこれを前記タイミング成分の半周期分遅延させた信
号の差信号を発生する減算手段と該差信号を前記タイミ
ング成分の周期ごとに累加算して出力する累加算手段と
を有する位相検出回路と、該位相検出回路の出力信号の
大きさに応じてこれがゼロに収束するよう前記クロック
信号の位相を制御する可制御発振手段とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。入
力信号は伝送路からの受信信号であり、電圧制御発振器
（ＶＣＯ）１２の発振出力信号、すなわち受信信号の２
倍のクロックレートをもつクロック信号と共に、位相検
出回路１１へ送られる。位相検出回路１１において、ス
イッチＳＷ１は入力信号サンプリング用であり、りμツ
ク信号のタイミングで入力信号をサンプリングして、二
乗用の乗算器１へ送る。乗算器１は、サンプリングされ
た入力信号を二乗して、減算器３の一方の入力端へ直接
送ると共に、入力信号のクロック半周期分（Ｔ／２）で
遅延器２で遅延させた上で、減算器３のもう一方の入力
端へ送る。減算器３が送出する差信号は、スイッチＳＷ
２で入力信号のクロック１周期（Ｔ）おきにサンプリン
グされたあと、累加算用の加算器４へ送られる。加算器
４は、自身の送出信号に乗算器５で１よりも若干小さい
定数ａを乗算したあと、入力信号のクロック１周期分（
Ｔ）だけ遅延器６で遅延させたものを、スイッチＳＷ２
から来る信号に加算して、加算結果を出力する。なお定
数ａを累加算のループ途中で乗算しているのは、累加算
結果が増大発散するのを防止するためである。
力信号は伝送路からの受信信号であり、電圧制御発振器
（ＶＣＯ）１２の発振出力信号、すなわち受信信号の２
倍のクロックレートをもつクロック信号と共に、位相検
出回路１１へ送られる。位相検出回路１１において、ス
イッチＳＷ１は入力信号サンプリング用であり、りμツ
ク信号のタイミングで入力信号をサンプリングして、二
乗用の乗算器１へ送る。乗算器１は、サンプリングされ
た入力信号を二乗して、減算器３の一方の入力端へ直接
送ると共に、入力信号のクロック半周期分（Ｔ／２）で
遅延器２で遅延させた上で、減算器３のもう一方の入力
端へ送る。減算器３が送出する差信号は、スイッチＳＷ
２で入力信号のクロック１周期（Ｔ）おきにサンプリン
グされたあと、累加算用の加算器４へ送られる。加算器
４は、自身の送出信号に乗算器５で１よりも若干小さい
定数ａを乗算したあと、入力信号のクロック１周期分（
Ｔ）だけ遅延器６で遅延させたものを、スイッチＳＷ２
から来る信号に加算して、加算結果を出力する。なお定
数ａを累加算のループ途中で乗算しているのは、累加算
結果が増大発散するのを防止するためである。
位相検出回路１１は、従来の位相検出回路においてクロ
ック半周雅号（Ｔ／２）のタイミング差をもって２個の
回路でおのおのサンプリング、二乗、累加算の演算処理
を行なっていたのを、時分割化して１個の回路で済むよ
う構成したものであり、従来回路と同じ処理結果が得ら
れる。従って、ＶＣＯ１２の出力信号の位相が最適サン
プリング位相であれば、位相検出回路１１の出力信号は
ゼロになり、またＶＣＯ１２の出力信号位相が最適位相
からずれるに従って、位相検出回路１１の出力信号の絶
対値が増大して、位相誤差を示す。
ック半周雅号（Ｔ／２）のタイミング差をもって２個の
回路でおのおのサンプリング、二乗、累加算の演算処理
を行なっていたのを、時分割化して１個の回路で済むよ
う構成したものであり、従来回路と同じ処理結果が得ら
れる。従って、ＶＣＯ１２の出力信号の位相が最適サン
プリング位相であれば、位相検出回路１１の出力信号は
ゼロになり、またＶＣＯ１２の出力信号位相が最適位相
からずれるに従って、位相検出回路１１の出力信号の絶
対値が増大して、位相誤差を示す。
位相検出回路１１が送出する位相誤差信号は、増幅器１
５で増幅されたあと、量子化回路７で量子化されて、Ｖ
ＣＯ１２の発振出力位相を制御する信号になる。ＶＣＯ
１２は、発振器９の送出信号を分周カウンタ８で分周し
て、入力信号のクロックレートの２倍のレートをもつク
ロック信号を出力すると共に位相検出回路ｌｌ中のスイ
ッチＳＷ１へ送る。またこの出力信号を分周器１０で２
分周したものは、位相検出回路１１のスイッチＳＷ２へ
送られる。
５で増幅されたあと、量子化回路７で量子化されて、Ｖ
ＣＯ１２の発振出力位相を制御する信号になる。ＶＣＯ
１２は、発振器９の送出信号を分周カウンタ８で分周し
て、入力信号のクロックレートの２倍のレートをもつク
ロック信号を出力すると共に位相検出回路ｌｌ中のスイ
ッチＳＷ１へ送る。またこの出力信号を分周器１０で２
分周したものは、位相検出回路１１のスイッチＳＷ２へ
送られる。
このように構成された位相ロックループは、位相検出回
路１１が送出する位相誤差がゼロに収束するよう、ＶＣ
Ｏ１２の出力信号位相が自動制御され、入力信号に対し
最適位相をもつタイミング信号が出力信号として得られ
る。
路１１が送出する位相誤差がゼロに収束するよう、ＶＣ
Ｏ１２の出力信号位相が自動制御され、入力信号に対し
最適位相をもつタイミング信号が出力信号として得られ
る。
前述のごとく本実施例中の位相検出回路１１は、従来回
路でのＷＤ法による回路と比較すると、同じ演算処理結
果が得られ、しかも規模が小形化されている。
路でのＷＤ法による回路と比較すると、同じ演算処理結
果が得られ、しかも規模が小形化されている。
以上説明したように本発明によれば、従来回路よりも回
路規模を小形できる効果を得る。
路規模を小形できる効果を得る。
第１図は本発明の実施例のブロック図である。
１．５・・・・・・乗算器、２，６・・・・・・遅延器
、３・・・・・・減算器、４・・・・・・加算器、ＳＷ
１〜ＳＷ２・・・・・・スイッチ、７・・・・・・量子
化回路、８・・・・・・分周カウンタ、９・・・・・・
発振器、１０・・・・・・分周器、１１・・・・・・位
相検出回路、１２・・・・・・電圧制御発振器（ＶＣＯ
）、１５・・・・・・増幅器。
、３・・・・・・減算器、４・・・・・・加算器、ＳＷ
１〜ＳＷ２・・・・・・スイッチ、７・・・・・・量子
化回路、８・・・・・・分周カウンタ、９・・・・・・
発振器、１０・・・・・・分周器、１１・・・・・・位
相検出回路、１２・・・・・・電圧制御発振器（ＶＣＯ
）、１５・・・・・・増幅器。
Claims (1)
- 予め定めた周期のタイミング成分を含む入力信号を前記
タイミング成分の半分の周期のクロック信号でサンプリ
ングするサンプリング手段と該サンプリングされた信号
を二乗する乗算手段と該二乗した信号及びこれを前記タ
イミング成分の半周期分遅延させた信号の差信号を発生
する減算手段と該差信号を前記タイミング成分の周期ご
とに累加算して出力する累加算手段とを有する位相検出
回路と、該位相検出回路の出力信号の大きさに応じてこ
れがゼロに収束するよう前記クロック信号の位相を制御
する可制御発振手段とを備えていることを特徴とするタ
イミング抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050902A JPH03253116A (ja) | 1990-03-02 | 1990-03-02 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050902A JPH03253116A (ja) | 1990-03-02 | 1990-03-02 | タイミング抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03253116A true JPH03253116A (ja) | 1991-11-12 |
Family
ID=12871683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2050902A Pending JPH03253116A (ja) | 1990-03-02 | 1990-03-02 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03253116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181758B1 (en) | 1999-02-23 | 2001-01-30 | Siemens Aktiengesellschaft | Phase-locked loop with small phase error |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215154A (ja) * | 1982-06-09 | 1983-12-14 | Nec Corp | タイミング位相制御装置 |
-
1990
- 1990-03-02 JP JP2050902A patent/JPH03253116A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215154A (ja) * | 1982-06-09 | 1983-12-14 | Nec Corp | タイミング位相制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181758B1 (en) | 1999-02-23 | 2001-01-30 | Siemens Aktiengesellschaft | Phase-locked loop with small phase error |
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