JPH03212023A - ディジタルフェーズロックループ - Google Patents
ディジタルフェーズロックループInfo
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- JPH03212023A JPH03212023A JP2315732A JP31573290A JPH03212023A JP H03212023 A JPH03212023 A JP H03212023A JP 2315732 A JP2315732 A JP 2315732A JP 31573290 A JP31573290 A JP 31573290A JP H03212023 A JPH03212023 A JP H03212023A
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- 238000010586 diagram Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
-
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、位相比較器と、出力信号が前記位相比較器の
入力信号と比較される可制御用発振器と、該発振器の前
に設けるループフィルタとを具え、該ループフィルタか
前記位相比較器の最終位相測定値を記憶するクロック入
力レジスタと、クロックレジスタを含む積分器とを具え
ており、該積分器の出力信号を前記クロックレジスタの
入力端子に帰還させるようにしたディノタルフェースロ
ソクループに関するものである。
入力信号と比較される可制御用発振器と、該発振器の前
に設けるループフィルタとを具え、該ループフィルタか
前記位相比較器の最終位相測定値を記憶するクロック入
力レジスタと、クロックレジスタを含む積分器とを具え
ており、該積分器の出力信号を前記クロックレジスタの
入力端子に帰還させるようにしたディノタルフェースロ
ソクループに関するものである。
（従来の技術）
従来のフェースロックループ（ＰＬＬ）では、位相比較
器の入力信号かない場合、又は位相比較器の入力信号か
妨害入力信号である場合に、この信号を可制御用発振器
の出力信号と比較し、位相比較器つ・誤った信号、又は
非本質的な信号を供給し、これにより可制御発振器の周
波数か変動したり、又はその周波数か最大値と最小値と
の間にて変化したりすると言う問題かある。このような
作用は不所望であり、発振器をその定格周波数にて発振
させることか望まれる。
器の入力信号かない場合、又は位相比較器の入力信号か
妨害入力信号である場合に、この信号を可制御用発振器
の出力信号と比較し、位相比較器つ・誤った信号、又は
非本質的な信号を供給し、これにより可制御発振器の周
波数か変動したり、又はその周波数か最大値と最小値と
の間にて変化したりすると言う問題かある。このような
作用は不所望であり、発振器をその定格周波数にて発振
させることか望まれる。
（発明か解決しようとする課題）
アナロクフェーズロソクループ用の回路は米国特許第３
．８８２．４１２号から既知であり、この場合には位相
比較器の入力信号かなくなった場合に、発振器を最終調
整周波数に保つようにする。これは、最後に実際に測定
した値を記憶しておき、この値を入力信号かなくなった
場合にフェースロックループに供給するディジタル回路
によって行われる。
．８８２．４１２号から既知であり、この場合には位相
比較器の入力信号かなくなった場合に、発振器を最終調
整周波数に保つようにする。これは、最後に実際に測定
した値を記憶しておき、この値を入力信号かなくなった
場合にフェースロックループに供給するディジタル回路
によって行われる。
しかし、このような回路はディジタルループフィルタに
は好ましくなく、このことは特に再帰機能を有している
ディジタルループフィルタについて言えることである。
は好ましくなく、このことは特に再帰機能を有している
ディジタルループフィルタについて言えることである。
本発明の目的は位相比較器の入力信号が存在しないか、
又はその入力信号か妨害される場合に可制御発振器が規
定周波数の信号も供給するディジタルフェースロックル
ープを提供することにある。
又はその入力信号か妨害される場合に可制御発振器が規
定周波数の信号も供給するディジタルフェースロックル
ープを提供することにある。
（課題を解決するための手段）
本発明は上記目的を達成するために、前記位相比較器の
入力信号かない場合、又は該入力信号が妨害信号である
場合に、前記ループフィルタにおける入力レジスタを直
ちに消去するスイッチンク信号を発生させ、このスイッ
チンク′信号の出現後に前記ループフィルタにおけるレ
ジスタを限定数のクロックサイクル以内にゼロにリセッ
トすることを特徴とするディジタルフェーズロックルー
プにある。
入力信号かない場合、又は該入力信号が妨害信号である
場合に、前記ループフィルタにおける入力レジスタを直
ちに消去するスイッチンク信号を発生させ、このスイッ
チンク′信号の出現後に前記ループフィルタにおけるレ
ジスタを限定数のクロックサイクル以内にゼロにリセッ
トすることを特徴とするディジタルフェーズロックルー
プにある。
位相比較器に供給される入力信号が妨害される場合、例
えばその入力信号に雑音がある場合、又は入力信号かな
い場合に、位相弁別器は強力に変動する値を供給したり
、又は位相弁別器の構成に応じて常に最後の位相測定結
果を供給する。このようなことによる必然的な成りゆき
（発振器の周波数を誤らせたり、又は変動させること）
をなくすために、ループフィルタの入力レジスタは直ち
に消去させる。ループフィルタを、このフィルタが積分
信号部だけてなく、比例信号部も供給するように構成す
れば、斯かる比例信号部はループフィルタの入力レジス
タが消去される際にゼロにすセットされる。
えばその入力信号に雑音がある場合、又は入力信号かな
い場合に、位相弁別器は強力に変動する値を供給したり
、又は位相弁別器の構成に応じて常に最後の位相測定結
果を供給する。このようなことによる必然的な成りゆき
（発振器の周波数を誤らせたり、又は変動させること）
をなくすために、ループフィルタの入力レジスタは直ち
に消去させる。ループフィルタを、このフィルタが積分
信号部だけてなく、比例信号部も供給するように構成す
れば、斯かる比例信号部はループフィルタの入力レジス
タが消去される際にゼロにすセットされる。
しかし、ループフィルタにおける積分器は入力レジスタ
か消去された後にも出力信号、即ち入力レジスタが消去
される前に積分器に供給されていた信号を供給する。こ
れかため、積分器におけるレジスタをスイッチング信号
か発生した後にリセットさせる。これは直ぐに行うので
はなく、遅くとも限定数のクロックサイクル以内に行う
ようにする。このようなリセット化は段階的に行うこと
もでき、このようにすればレジスタが１クロックサイク
ル以内に完全に消去されることはない。
か消去された後にも出力信号、即ち入力レジスタが消去
される前に積分器に供給されていた信号を供給する。こ
れかため、積分器におけるレジスタをスイッチング信号
か発生した後にリセットさせる。これは直ぐに行うので
はなく、遅くとも限定数のクロックサイクル以内に行う
ようにする。このようなリセット化は段階的に行うこと
もでき、このようにすればレジスタが１クロックサイク
ル以内に完全に消去されることはない。
積分器におけるレジスタも消去すれは、ループフィルタ
は出力信号を供給しなくなるか、又はゼロ出力信号を供
給することになるため、このループフィルタの後段に配
置される可制御発振器は定格周波数で発振する。
は出力信号を供給しなくなるか、又はゼロ出力信号を供
給することになるため、このループフィルタの後段に配
置される可制御発振器は定格周波数で発振する。
例えば、入力信号のレベルを利用してスイッチング信号
を得ることかできる。
を得ることかできる。
上述したタイプのディジタルフェーズロックループは例
えばテレビ受像機にとって好適なものであり、この場合
のテレビ受像機の水平偏向制御用に設けられるフェーズ
ロックループは本発明に基づいて作製することができる
。テレビ受像機の場合には、入力信号がないか、又は入
力信号に雑音がある場合に、水平偏向回路が定格周波数
で作動するため、画像又は文字の重ね合わせが可能とな
ると言う利点もある。テレビの用途にとっては、例えば
同期パルスが正しく認識されるか、否かに応じてスイッ
チング信号を発生させることができる。
えばテレビ受像機にとって好適なものであり、この場合
のテレビ受像機の水平偏向制御用に設けられるフェーズ
ロックループは本発明に基づいて作製することができる
。テレビ受像機の場合には、入力信号がないか、又は入
力信号に雑音がある場合に、水平偏向回路が定格周波数
で作動するため、画像又は文字の重ね合わせが可能とな
ると言う利点もある。テレビの用途にとっては、例えば
同期パルスが正しく認識されるか、否かに応じてスイッ
チング信号を発生させることができる。
本発明の好適例によれば、スイッチング信号が積分器に
おけるレジスタを直ちに消去するようにする。この場合
にはループフィルタの出力信号はスイッチング信号が発
生したら直ぐにゼロにリセットされる。その理由は積分
器も最早出力信号を供給しなくなるからである。
おけるレジスタを直ちに消去するようにする。この場合
にはループフィルタの出力信号はスイッチング信号が発
生したら直ぐにゼロにリセットされる。その理由は積分
器も最早出力信号を供給しなくなるからである。
本発明のさらに他の好適例では、前記スイッチング信号
の出現瞬時から前記積分器におけるレジスタの出力信号
を、この出力信号に負のファクタを乗じた後に前記レジ
スタの入力端子に帰還させるようにする。
の出現瞬時から前記積分器におけるレジスタの出力信号
を、この出力信号に負のファクタを乗じた後に前記レジ
スタの入力端子に帰還させるようにする。
積分器におけるレジスタの出力信号を、スイッチング信
号が出現した後で、しかも斯かる出力信号に負のファク
タを乗じた後に帰還させるようにすれば、レジスタの内
容は複数クロックサイクルを経てゼロ値にまで低減され
る。従って積分器の出力信号、つまりループフィルタの
出力信号はゆっくりとゼロ値になる。このことは発振器
周波数の急激な変化が望まれない用途にとって特に有利
である。これはテレビ受像機の上述した場合について言
えることであり、水平偏向出力段に過負荷がかからない
ようにするためには水平周波数を僅かづつゆつくりと変
化させなければならない。
号が出現した後で、しかも斯かる出力信号に負のファク
タを乗じた後に帰還させるようにすれば、レジスタの内
容は複数クロックサイクルを経てゼロ値にまで低減され
る。従って積分器の出力信号、つまりループフィルタの
出力信号はゆっくりとゼロ値になる。このことは発振器
周波数の急激な変化が望まれない用途にとって特に有利
である。これはテレビ受像機の上述した場合について言
えることであり、水平偏向出力段に過負荷がかからない
ようにするためには水平周波数を僅かづつゆつくりと変
化させなければならない。
（実施例）
以下図面を参照して実施例につき説明するに、第１図に
示す本発明によるディジタルフェーズロックループは位
相比較器１および可制御発振器２を具えており、これら
は既知の方法で作動し、図面では単にブロックにて示し
である。位相比較器１は第１入力端子３を有しており、
この入力端子には人力信号が供給され、この入力信号の
周波数および位相位置か位相比較器ｌにて第２入力端子
４に供給される信号と比較される。入力端子４に供給さ
れ、且つ入力端子３に供給される入力信号と比較される
信号は発振器２の出力端子６に現れる信号であり、この
信号はディジタルフェーズロックループの出力信号でも
ある。
示す本発明によるディジタルフェーズロックループは位
相比較器１および可制御発振器２を具えており、これら
は既知の方法で作動し、図面では単にブロックにて示し
である。位相比較器１は第１入力端子３を有しており、
この入力端子には人力信号が供給され、この入力信号の
周波数および位相位置か位相比較器ｌにて第２入力端子
４に供給される信号と比較される。入力端子４に供給さ
れ、且つ入力端子３に供給される入力信号と比較される
信号は発振器２の出力端子６に現れる信号であり、この
信号はディジタルフェーズロックループの出力信号でも
ある。
位相比較器ｌの出力端子５に現れる出力信号は図面に詳
細に示しであるループフィルタに供給し、このフィルタ
にて上記出力端子５の信号をろ波してから可制御発振器
２の入力端子７に供給する。
細に示しであるループフィルタに供給し、このフィルタ
にて上記出力端子５の信号をろ波してから可制御発振器
２の入力端子７に供給する。
上記ループフィルタは特に、ディジタルフェーズロック
ループの特性を所望するように変えるために用いる。
ループの特性を所望するように変えるために用いる。
ディジタルループフィルタの入力部にはマルチプレクサ
８を配置し、その第１入力端子９を位相比較器１の出力
端子５に接続する。マルチプレクサ゛８の第２入力端子
１０には一定の低レベル信号を供給する。マルチプレク
サ８の他の入力端子１１はスイッチング信号Ｓを受信し
、この信号に応じて入力端子９における入力信号か、入
力端子１０における入力信号のいずれかをマルチプレク
サ８の出力端子１２に供給する。これは低レベルのスイ
ッチング信号Ｓの場合に第１入力端子９を出力端子１２
に接続し、高レベルのスイッチング信号Ｓの場合に第２
入力端子１０をマルチプレクサ８の出力端子１２に接続
するようにして行う。
８を配置し、その第１入力端子９を位相比較器１の出力
端子５に接続する。マルチプレクサ゛８の第２入力端子
１０には一定の低レベル信号を供給する。マルチプレク
サ８の他の入力端子１１はスイッチング信号Ｓを受信し
、この信号に応じて入力端子９における入力信号か、入
力端子１０における入力信号のいずれかをマルチプレク
サ８の出力端子１２に供給する。これは低レベルのスイ
ッチング信号Ｓの場合に第１入力端子９を出力端子１２
に接続し、高レベルのスイッチング信号Ｓの場合に第２
入力端子１０をマルチプレクサ８の出力端子１２に接続
するようにして行う。
マルチプレクサ８の出力端子１２に現れる信号はループ
フィルタの入力レジスタ１３に供給する。入力レジスタ
Ｉ３はクロック信号Ｃ１ｋによりクロックされる。この
入力レジスタ１３の出力信号を第１乗算器１４と第２乗
算器３０とに供給する。第１乗算器１４の出力信号は第
１加算器１６の第１入力端子１５に供給する。
フィルタの入力レジスタ１３に供給する。入力レジスタ
Ｉ３はクロック信号Ｃ１ｋによりクロックされる。この
入力レジスタ１３の出力信号を第１乗算器１４と第２乗
算器３０とに供給する。第１乗算器１４の出力信号は第
１加算器１６の第１入力端子１５に供給する。
第２乗算器３０の出力信号を第２加算器１８の第１入力
端子１７に供給する。第２加算器１８の出力信号はレジ
スタ２０の入力端子１９に供給する。このレジスタ２０
の出力端子２１を第１加算器１６の第２入力端子２２と
、第２加算器１８の第２入力端子２３とに接続する。入
力レジスタ１３と同様にレジスタ２０にもクロック信号
Ｃ１ｋを供給する。又、マルチプレクサ８と同様にレジ
スタ２０の別の入力端子２４にもスイッチング信号Ｓを
供給する。レジスタ２０の内容はスイッチング信号Ｓに
より、この信号Ｓのレベルか低から高レベルに変わる際
に消去される。
端子１７に供給する。第２加算器１８の出力信号はレジ
スタ２０の入力端子１９に供給する。このレジスタ２０
の出力端子２１を第１加算器１６の第２入力端子２２と
、第２加算器１８の第２入力端子２３とに接続する。入
力レジスタ１３と同様にレジスタ２０にもクロック信号
Ｃ１ｋを供給する。又、マルチプレクサ８と同様にレジ
スタ２０の別の入力端子２４にもスイッチング信号Ｓを
供給する。レジスタ２０の内容はスイッチング信号Ｓに
より、この信号Ｓのレベルか低から高レベルに変わる際
に消去される。
第１図に示すディジタルフェーズロックループは次のよ
うに作動する。
うに作動する。
位相比較器ｌでは入力端子３に供給される入力信号の周
波数および位相位置を発振器２の出力信号の周波数およ
び位相位置と比較する。斯かる入力信号のレベルが十分
で、しかも乱れていなければ、スイッチング信号Ｓは低
レベルにある。この場合に、マルチプレクサ８は位相比
較器１の出力信号を入力レジスタ１３に供給し、この信
号はクロック信号Ｃ１ｋによりクロックされる入力レジ
スタ１３に読込まれる。レジスタ１３の出力信号は、出
力端子が第１加算器１６に接続される第１乗算器１４に
供給する。斯かる信号路を経てレジスタ１３の出力信号
に比例する値か第１加算器１６に到達し、即ち斯かる信
号値はループフィルタの出力端に達する。
波数および位相位置を発振器２の出力信号の周波数およ
び位相位置と比較する。斯かる入力信号のレベルが十分
で、しかも乱れていなければ、スイッチング信号Ｓは低
レベルにある。この場合に、マルチプレクサ８は位相比
較器１の出力信号を入力レジスタ１３に供給し、この信
号はクロック信号Ｃ１ｋによりクロックされる入力レジ
スタ１３に読込まれる。レジスタ１３の出力信号は、出
力端子が第１加算器１６に接続される第１乗算器１４に
供給する。斯かる信号路を経てレジスタ１３の出力信号
に比例する値か第１加算器１６に到達し、即ち斯かる信
号値はループフィルタの出力端に達する。
レジスタ１３の出力信号は第２乗算器３０にも供給し、
レジスタ１３の出力信号に比例する信号を第２加算器１
８とレジスタ２０とを具えている積分器に供給する。こ
の積分器はレジスタ２０の出力信号を加算しながら、こ
のレジスタに第１乗算器３０により供給される信号を読
込ませる。従って、この積分器には再帰的機能がある。
レジスタ１３の出力信号に比例する信号を第２加算器１
８とレジスタ２０とを具えている積分器に供給する。こ
の積分器はレジスタ２０の出力信号を加算しながら、こ
のレジスタに第１乗算器３０により供給される信号を読
込ませる。従って、この積分器には再帰的機能がある。
第１乗算器１４によって入手できた人力レジスタ１３の
出力信号に対する比例信号部および積分器によって入手
できた入力レジスタ１３の出力信号に対する積分信号部
を第１加算器Ｉ６にて加算して、発振器２に供給する。
出力信号に対する比例信号部および積分器によって入手
できた入力レジスタ１３の出力信号に対する積分信号部
を第１加算器Ｉ６にて加算して、発振器２に供給する。
乗算器１４および３０のファクタを適当に選定すること
によって上述した比例信号部および積分信号部を互いに
それ相当の大きさに調整することができる。この調整に
よって特にループフィルタの減衰度および固有周波数を
調整することができる。
によって上述した比例信号部および積分信号部を互いに
それ相当の大きさに調整することができる。この調整に
よって特にループフィルタの減衰度および固有周波数を
調整することができる。
上述したような機能に対しては、位相比較器ｌの入力端
子３に供給される入力信号のレベルが十分に高くて、し
かもその入力信号が乱れていないものと仮定したが、そ
うでない場合、即ち入力信号がないか、又は最早存在し
なくなるか、又は入力信号が乱れ、例えは雑音かある場
合には、既知の方法でスイッチング信号Ｓを発生させる
。図示の例は、位相比較器１の入力信号かないか、又は
その入力信号が乱れている時にスイッチング信号のレベ
ルか低から高レベルに変わると言う仮定に基つくもので
ある。この場合にはマルチプレクサ８の入力は第２入力
端子１０に切換えられる。従って、この第２入力端子１
０に与えられる低レベル信号がレジスタ１３に供給され
、このレジスタにクロック信号Ｃ１ｋの次のクロックに
よって読込まれる。
子３に供給される入力信号のレベルが十分に高くて、し
かもその入力信号が乱れていないものと仮定したが、そ
うでない場合、即ち入力信号がないか、又は最早存在し
なくなるか、又は入力信号が乱れ、例えは雑音かある場
合には、既知の方法でスイッチング信号Ｓを発生させる
。図示の例は、位相比較器１の入力信号かないか、又は
その入力信号が乱れている時にスイッチング信号のレベ
ルか低から高レベルに変わると言う仮定に基つくもので
ある。この場合にはマルチプレクサ８の入力は第２入力
端子１０に切換えられる。従って、この第２入力端子１
０に与えられる低レベル信号がレジスタ１３に供給され
、このレジスタにクロック信号Ｃ１ｋの次のクロックに
よって読込まれる。
入力レジスタ１３を消去することにより、比例信号部は
直ちにゼロにまで低減する。入力レジスタ１３が消去さ
れた後には第１加算器１６の入力端子にゼロが現れる。
直ちにゼロにまで低減する。入力レジスタ１３が消去さ
れた後には第１加算器１６の入力端子にゼロが現れる。
レジスタ２０の出力端子２１、従って積分器の出力端の
信号もゼロとするためには、レジスタ２０を入力端子２
４に供給されるスイッチング信号Ｓによって消去する。
信号もゼロとするためには、レジスタ２０を入力端子２
４に供給されるスイッチング信号Ｓによって消去する。
この場合には積分信号部もゼロとなる。積分器における
レジスタ２０の内容はクロック信号Ｃ１ｋの別のクロッ
クサイクルでもクルてもゼロのままであるため、第１加
算器１６の出力１３号、従って回訓１ａＩＩＩ発振器２
の入力端子７における信号はボスにゼロのままである。
レジスタ２０の内容はクロック信号Ｃ１ｋの別のクロッ
クサイクルでもクルてもゼロのままであるため、第１加
算器１６の出力１３号、従って回訓１ａＩＩＩ発振器２
の入力端子７における信号はボスにゼロのままである。
従って、町制圓発振器２はその定格周波数にて発振する
。
。
第２図は本発明によるディジタルフェースロックループ
の第２実施例を示し、これか第１図に示したフェーズロ
ックループと異なる点は特に、スイッチング信号Ｓか発
生したら積分器におけるレジスタを直ちに消去するので
はなくて、斯かるレジスタの内容をクロック信号Ｃ１ｋ
の複数クロックにより段階的に消去すると言う点にある
。
の第２実施例を示し、これか第１図に示したフェーズロ
ックループと異なる点は特に、スイッチング信号Ｓか発
生したら積分器におけるレジスタを直ちに消去するので
はなくて、斯かるレジスタの内容をクロック信号Ｃ１ｋ
の複数クロックにより段階的に消去すると言う点にある
。
第２図に示すフェースロックループは、位相比較器ｌ、
マルチプレクサ８、入力レジスタ１３、第１乗算器１４
、第２乗算器３０、加算器１６および再刊（連発振器２
に関する限りは第１図のフェーズロックループと同しよ
うに配置する。しかし、第２図に示したフェーズロック
ループの積分器の構成は第１図の場合とは異なるもので
ある。
マルチプレクサ８、入力レジスタ１３、第１乗算器１４
、第２乗算器３０、加算器１６および再刊（連発振器２
に関する限りは第１図のフェーズロックループと同しよ
うに配置する。しかし、第２図に示したフェーズロック
ループの積分器の構成は第１図の場合とは異なるもので
ある。
乗算器３０の出力信号はマルチプレクサ３２の第１入力
端子３１に供給する。マルチプレクサ３２の出力端子３
３を加算器３５の第１入力端子３４に接続し、加算器３
５の出力端子３６をレジスタ３８の入力端子３７に接続
する。レジスタ３８をその入力端子３９に供給されるク
ロック信号Ｃ１ｋによりクロックする。レジスタ３８の
出力端子４０を加算器１６の第２入力端子２２と、加算
器３５の第２入力端子４１と、乗算器４３の入力端子４
２とに接続する。乗算器４３の出力端子をマルチプレク
サ３２の第２入力端子４５に接続する。スイッチング信
号Ｓをマルチプレクサ３２のスイッチング入力端子４６
に供給する。
端子３１に供給する。マルチプレクサ３２の出力端子３
３を加算器３５の第１入力端子３４に接続し、加算器３
５の出力端子３６をレジスタ３８の入力端子３７に接続
する。レジスタ３８をその入力端子３９に供給されるク
ロック信号Ｃ１ｋによりクロックする。レジスタ３８の
出力端子４０を加算器１６の第２入力端子２２と、加算
器３５の第２入力端子４１と、乗算器４３の入力端子４
２とに接続する。乗算器４３の出力端子をマルチプレク
サ３２の第２入力端子４５に接続する。スイッチング信
号Ｓをマルチプレクサ３２のスイッチング入力端子４６
に供給する。
第２図に示すループフィルタは、マルチプレクサ８、入
力レジスタ１３および乗算器１４に関する限りは第１図
に示したループフィルタと同じように作動し、これによ
りループフィルタの入力信号の比例信号部は加算器１６
に供給される。しかし、加算器１６の第２入力端子に供
給される積分信号部は多少異なった方法で得られる。
力レジスタ１３および乗算器１４に関する限りは第１図
に示したループフィルタと同じように作動し、これによ
りループフィルタの入力信号の比例信号部は加算器１６
に供給される。しかし、加算器１６の第２入力端子に供
給される積分信号部は多少異なった方法で得られる。
先ず、スイッチング信号Ｓが低レベルにあり、即ち位相
比較器ｌの入力信号が乱れておらず、しかもその信号レ
ベルも十分であるものと仮定する。
比較器ｌの入力信号が乱れておらず、しかもその信号レ
ベルも十分であるものと仮定する。
この場合に、マルチプレクサ３２はその第１入力端子３
１に切換えられる。マルチプレクサ３２の出力信号は加
算器３５を経てレジスタ３８に達し、このレジスタの出
力信号は加算器３５に供給される。これまで説明した積
分器の作動は第１図に示した例における積分器の作動と
同じである。
１に切換えられる。マルチプレクサ３２の出力信号は加
算器３５を経てレジスタ３８に達し、このレジスタの出
力信号は加算器３５に供給される。これまで説明した積
分器の作動は第１図に示した例における積分器の作動と
同じである。
しかし、スイッチング信号Ｓが低レベルから高レベルへ
と切換わる場合に、マルチプレクサ３２の入力が第２入
力端子４５に切換わり、この第２入力端子に現れる入力
信号がマルチプレクサ３２の出力端子３３に供給される
。従って、加算器３５の第１入力端子３４はレジスタ３
８の出力信号を乗算器４３にてｌよりも小さい負のファ
クタ分逓倍された信号を受信する。前述したように、レ
ジスタ３８の不変出力信号が加算器３５の第２入力端子
４１に供給されるため、加算器３５の出力端子３６はレ
ジスタ３８の出力信号よりも多少小さい出力信号を供給
する。加算器３５のこの出力信号は各クロックＣ１ｋで
レジスタ３８に読込まれるため、レジスタ３８のメモリ
内容は各クロックサイクルで僅かづつ減少する。この減
少の度合は乗算器４３が演算するファクタによって調整
することができる。しかし、いずれの場合にも上記ファ
クタは一１以下とすべきである。その理由はレジスタ３
８のメモリ内容を僅かだけしか減少させないからである
。上記ファクタを適当に選定することにより時間的制御
し、位相比較器Ｉに不良又は妨害入力信号が供給された
後に可制御発振器２を再び定格周波数で発振させること
ができる。
と切換わる場合に、マルチプレクサ３２の入力が第２入
力端子４５に切換わり、この第２入力端子に現れる入力
信号がマルチプレクサ３２の出力端子３３に供給される
。従って、加算器３５の第１入力端子３４はレジスタ３
８の出力信号を乗算器４３にてｌよりも小さい負のファ
クタ分逓倍された信号を受信する。前述したように、レ
ジスタ３８の不変出力信号が加算器３５の第２入力端子
４１に供給されるため、加算器３５の出力端子３６はレ
ジスタ３８の出力信号よりも多少小さい出力信号を供給
する。加算器３５のこの出力信号は各クロックＣ１ｋで
レジスタ３８に読込まれるため、レジスタ３８のメモリ
内容は各クロックサイクルで僅かづつ減少する。この減
少の度合は乗算器４３が演算するファクタによって調整
することができる。しかし、いずれの場合にも上記ファ
クタは一１以下とすべきである。その理由はレジスタ３
８のメモリ内容を僅かだけしか減少させないからである
。上記ファクタを適当に選定することにより時間的制御
し、位相比較器Ｉに不良又は妨害入力信号が供給された
後に可制御発振器２を再び定格周波数で発振させること
ができる。
従って、このようなループフィルタによれば、不良又は
妨害入力信号が供給された後に発振器がゆっくりその定
格周波数に戻ると言う利点もある。
妨害入力信号が供給された後に発振器がゆっくりその定
格周波数に戻ると言う利点もある。
発振器が定格周波数に戻る時間は乗算器４３のファクタ
によって制御することができる。
によって制御することができる。
第２図に示したディジタルフェーズロックループの特性
は多くの用途にとって意義深いものである。その理由は
、発振器２の出力信号のあまりに速い変化は所望されな
いことが屡々あるからである。これは例えばテレビ受像
機の用途について言え、この場合には垂直又は水平偏向
用に用いられるフェーズロックループの周波数を時間的
にあまり速く変えるべきではない。その理由は、さもな
いと偏向出力段に過負荷かかかるからである。
は多くの用途にとって意義深いものである。その理由は
、発振器２の出力信号のあまりに速い変化は所望されな
いことが屡々あるからである。これは例えばテレビ受像
機の用途について言え、この場合には垂直又は水平偏向
用に用いられるフェーズロックループの周波数を時間的
にあまり速く変えるべきではない。その理由は、さもな
いと偏向出力段に過負荷かかかるからである。
第１図はスイッチンク信号か発生した後に積分器のレジ
スタを直ちに消去するディジタルフェーズロックループ
の第１実施例を示すブロック図第２図は積分器のレジス
タを複数クロックサイクルを経て消去するディジタルフ
ェーズロックループの第２実施例を示すブロック図であ
る。 １・・・位相比較器 ２・・・再刊訂発振器 ８・・・マルチプレクサ １３・・・入力レジスタ １４・・・第１乗算器 １６・・・第１加算器 １８・・・第２加算器 ２０・・・レジスタ ３０・・・第２乗算器 ３５・・・加算器 ３８・・・レジスタ ４３・・・乗算器
スタを直ちに消去するディジタルフェーズロックループ
の第１実施例を示すブロック図第２図は積分器のレジス
タを複数クロックサイクルを経て消去するディジタルフ
ェーズロックループの第２実施例を示すブロック図であ
る。 １・・・位相比較器 ２・・・再刊訂発振器 ８・・・マルチプレクサ １３・・・入力レジスタ １４・・・第１乗算器 １６・・・第１加算器 １８・・・第２加算器 ２０・・・レジスタ ３０・・・第２乗算器 ３５・・・加算器 ３８・・・レジスタ ４３・・・乗算器
Claims (1)
- 【特許請求の範囲】 １、位相比較器（１）と、出力信号が前記位相比較器（
１）の入力信号と比較される可制御発振器（２）と、該
発振器（２）の前に設けるループフィルタとを具え、該
ループフィルタが前記位相比較器の最終位相測定値を記
憶するクロック入力レジスタ（１３）と、クロックレジ
スタ（２８、３８）を含む積分器とを具えており、該積
分器の出力信号を前記クロックレジスタの入力端子（１
９、３７）に帰還させるようにしたディジタルフェーズ
ロックループにおいて、前記位相比較器（１）の入力信
号がない場合、又は該入力信号が妨害信号である場合に
、前記ループフィルタにおける入力レジスタ（１３）を
直ちに消去するスイッチング信号を発生させ、このスイ
ッチング信号の出現後に前記ループフィルタにおけるレ
ジスタ（２０、３８）を限定数のクロックサイクル以内
にゼロにリセットすることを特徴とするディジタルフェ
ーズロックループ。 ２、前記スイッチング信号が前記積分器におけるレジス
タを直ちに消去することを特徴とする請求項１に記載の
フェーズロックループ。 ３、前記スイッチング信号の出現瞬時から前記積分器に
おけるレジスタ（３８）の出力信号を、この出力信号に
負のファクタを乗じた後に前記レジスタ（３８）の入力
端子（３７）に帰還させることを特徴とする請求項１に
記載のディジタルフェーズロックループ。 ４、前記積分器におけるレジスタ（３８）の前に加算器
（３５）を設け、該加算器にレジスタ（３８）の出力信
号およびマルチプレクサ（３２）の出力信号を供給し、
前記マルチプレクサ（３２）の第１入力端子（３１）に
積分すべき信号を供給し、前記マルチプレクサ（３２）
の第２出力端子（４５）に前記積分器の出力信号に−１
より小さい負のファクタを乗じた信号を供給し、且つ前
記マルチプレクサ（３２）の出力端子（３３）が、前記
スイッチング信号の期間中は前記マルチプレクサの第２
入力端子（４５）に供給される信号を出力し、他の期間
中は前記マルチプレクサの第１入力端子（３１）供給さ
れる信号を出力するようにしたことを特徴とする請求項
３に記載のディジタルフェーズロックループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3938886.7 | 1989-11-24 | ||
| DE3938886A DE3938886A1 (de) | 1989-11-24 | 1989-11-24 | Digitaler phasenregelkreis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03212023A true JPH03212023A (ja) | 1991-09-17 |
| JP2928817B2 JP2928817B2 (ja) | 1999-08-03 |
Family
ID=6394091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315732A Expired - Fee Related JP2928817B2 (ja) | 1989-11-24 | 1990-11-22 | ディジタルフェーズロックループ |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0430343B1 (ja) |
| JP (1) | JP2928817B2 (ja) |
| KR (1) | KR0152661B1 (ja) |
| DE (2) | DE3938886A1 (ja) |
Families Citing this family (12)
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|---|---|---|---|---|
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| US5548249A (en) * | 1994-05-24 | 1996-08-20 | Matsushita Electric Industrial Co., Ltd. | Clock generator and method for generating a clock |
| US5513225A (en) * | 1994-08-31 | 1996-04-30 | International Business Machines Corporation | Resistorless phase locked loop circuit employing direct current injection |
| US5525932A (en) * | 1994-08-31 | 1996-06-11 | International Business Machines Corporation | Lock indicator for phase locked loop circuit |
| US5619161A (en) * | 1994-08-31 | 1997-04-08 | International Business Machines Corporation | Diffrential charge pump with integrated common mode control |
| US5491439A (en) * | 1994-08-31 | 1996-02-13 | International Business Machines Corporation | Method and apparatus for reducing jitter in a phase locked loop circuit |
| US5495207A (en) * | 1994-08-31 | 1996-02-27 | International Business Machines Corporation | Differential current controlled oscillator with variable load |
| JP4036950B2 (ja) * | 1998-02-09 | 2008-01-23 | 沖電気工業株式会社 | クロック生成回路 |
| JP3212942B2 (ja) * | 1998-04-24 | 2001-09-25 | 日本電気株式会社 | Ｐｌｌ（位相ロックループ）回路 |
| US7421043B2 (en) * | 2002-11-27 | 2008-09-02 | Lsi Corporation | Method and/or apparatus for stabilizing the frequency of digitally synthesized waveforms |
| GB0323936D0 (en) * | 2003-10-11 | 2003-11-12 | Zarlink Semiconductor Inc | Digital phase locked loop with selectable normal or fast-locking capability |
| CN1894854A (zh) * | 2003-12-15 | 2007-01-10 | 皇家飞利浦电子股份有限公司 | 用于自动跟踪和/或处理数据,特别是音频、电视和/或视频数据的电路设置和方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3882412A (en) * | 1974-03-29 | 1975-05-06 | North Electric Co | Drift compensated phase lock loop |
| US4122488A (en) * | 1976-05-10 | 1978-10-24 | Nippon Television Industry Corporation | Sync signal generator with memorization of phase detection output |
| JPH0770994B2 (ja) * | 1989-01-12 | 1995-07-31 | 松下電器産業株式会社 | 位相同期回路 |
| DE3910703A1 (de) * | 1989-04-03 | 1990-10-04 | Philips Patentverwaltung | Hybrider phasenregelkreis |
-
1989
- 1989-11-24 DE DE3938886A patent/DE3938886A1/de not_active Withdrawn
-
1990
- 1990-11-19 EP EP90203054A patent/EP0430343B1/de not_active Expired - Lifetime
- 1990-11-19 DE DE90203054T patent/DE59003079D1/de not_active Expired - Fee Related
- 1990-11-20 US US07/616,455 patent/US5065115A/en not_active Expired - Lifetime
- 1990-11-22 JP JP2315732A patent/JP2928817B2/ja not_active Expired - Fee Related
- 1990-11-22 KR KR1019900018930A patent/KR0152661B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| US5065115A (en) | 1991-11-12 |
| DE3938886A1 (de) | 1991-05-29 |
| KR0152661B1 (ko) | 1998-12-15 |
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| EP0430343A2 (de) | 1991-06-05 |
| DE59003079D1 (de) | 1993-11-18 |
| EP0430343A3 (en) | 1991-11-06 |
| EP0430343B1 (de) | 1993-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |