KR910003027B1 - 디지탈 위상동기 루우프 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 디지탈 위상동기 루우프 요부의 전기적 구성을 도시한 전기회로도.
제2도는 디지탈 위상동기 루우프의 전기적 구성을 도시한 전기회로도.
제3도 및 제4도는 종래예를 도시한 전기회로도.
* 도면의 주요부분에 대한 부호의 설명
2 : 랜덤워크필터 6 : 위상차경향검출부
7 : 기준치제어부
본 발명은 디지탈 위상동기 루우프에 관한 것이고, 더 상세하게 말하면, 랜덤워크필터를 사용해서 입력신호의 순간이상을 효과적으로 억제할 수 있도록 한 디지탈 위상동기 루우프에 관한 것이다.
종래부터 신호재생, 선택 등의 용도에 디지탈 위상동기 루우프가 널리 사용되고 있으며(IEEE TRANSACTIONS ON COMMUNICATIONS, VOL COM-20, No.2, APRIL 1972 참조), 구체적인 한 구성으로서는, 제3도, 및 제4도에 도시한 바와 같이, 디지탈 입력신호, 및 분주기(25)로부터의 출력신호를 2진위상 비교기(21)에 공급하므로서 리이딩입력지시신호, 또는 래그입력지시신호를 선택적으로 랜덤워크필터(22)에 공급하고 있다. 그리고, 랜덤워크필터(22)로부터의 리이딩제어신호, 또는 래그제어신호를, 상기 디지탈 입력신호의 주파수보다 충분하게 높은 주파수의 신호가 발진기(23)로부터 공급되는 위상제어기(24)에 공급하고, 위상제어기(24)로부터의 출력신호를 분주기(25)에 의해 분주해서, 외부로 출력하도록 하고 있다.
또, 상기 랜덤워크필터(22)는, 2N단의 업다운카운터(22a)를 주요부로 하는 것이며, 리이딩입력 지시신호가 공급될때마다 내용을 1씩 증가시키고, 지연입력지시신호가 공급될때마다 내용을 1씩 감소시키도록 하고 있다. 그리고, 업다운카운터(22a)로부터의 캐리출력을 리이딩제어신호로하고, 바로우출력을 지연제어신호로 하여, 양제어 신호를 입력하는 OR게이트(22b)로부터의 출력신호를 상기 업다운카운터(22a)의 리세트단자에 공급하므로서, 업다운카운터(22a)의 내용을 N에 리세트하도록 하고 있다.
따라서, 리이딩입력지시신호가 레그입력지시신호보다도 N회 많아진 시점에서 리이딩제어신호가 출력되어, 위상제어기(24)에 의해 래그쪽으로 위상을 제어하고, 분주기(25)에 의해 분주하므로서, 위상차를 보상한 신호를 출력할 수 있다.
반대로, 래그입력지시신호가 리이딩입력지시신호보다도 N회 많아진 시점에서 래그제어신호가 출력되어, 위상제어기(24)에 의해 리이딩쪽으로 위상을 제어하고, 분주기(25)에 의해 분주하므로서, 위상차를 보상한 신호를 출력할 수 있다.
즉, 리이딩입력지시신호, 또는 래그입력지시신호가 출력되어도, 즉각 위상제어를 행하는 것이 아니라, 어느 한쪽의 입력지시신호가 다른 쪽보다도 N회 많아진 시점에서만 위상제어를 행하는 것이므로, 디지탈 입력신호의 순간 이상을 억제해서, 출력위상을 안정시킬 수 있다.
상기 구성의 디지탈 위상 동기 루우프에 있어서는, 업다운카운터(22a)의 단수(段數)를 증가시키므로서, 순간 이상의 억제효과를 향상시킬 수 있는 것이나, 업다운카운터(22a)의 단수를 증가시키면, 디지탈 위상 동기루우프의 응답시간이 단수에 비례해서 증가하므로, 순간 이상의 억제효과의 과도특성을 모두 만족시킬 수 없다고 하는 문제가 있다. 즉, 순간 이상의 억제효과를 높이면 과도특성이 떨어지고, 과도특성을 높이면 순간이상의 억제효과가 떨어진다고 하는 문제점이 발생하는 것이다.
본 발명은 상기 문제점에 비추어서 이루어진 것으로, 순간 이상의 억제효과와 과도특성을 모두 만족시킬 수 있는 디지탈 위상동기 루우프를 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위한, 본 발명의 디지탈 위상동기 루우프는, 리이딩입력지시신호, 및 래그입력지시신호를 입력해서 위상차경향을 나타내는 신호를 출력하는 위상차경향검출수단과, 위상차경향검출수단으로부터의 차경향검출신호를 입력해서 랜덤워크필터에 공급하는 기준치를 상기 차경향에 대응시켜서 변화시키는 기준치 제어수단을 구비한 것이다.
이상의 구성의 디지탈 위상동기 루우프라면, 입력신호의 위상을 판별해서, 리이딩입력지시신호, 래그입력지시신호를 선택적으로 랜덤워크필터에 공급하므로서 위상리이딩제어신호, 위상래그제어신호를 위상제어장치에 공급하고, 위상보정이 행해진 신호를 출력하는 경우에 있어서, 상기 리이딩입력지시신호, 또는 래그입력지시신호에 의거해서 위상차경향검출수단에 의해 위상차경향을 검출하고, 위상차경향검출수단으로부터의 차경향검출신호에 의거해서 기준치 제어수단에 의해 랜덤워크필터에 공급하는 기준치를 상기 차경향에 대응시켜서 변화시킬 수 있다.
즉, 위상차는 일반적으로 리이딩방향, 또는 래그방향의 어느 한쪽에만 치우쳐서, 발생하는 것이므로, 위상차경향을 검출하면, 랜덤워크필터의 기준치를 치우치게하여, 적은 입력지시신호에 의거해서 위상제어를 행하게 하여도, 충분히 순간 이상의 억제효과를 발휘시킬 수 있다.
이하, 실시예를 나타내는 첨부도면에 의해서 상세하게 설명한다.
제2도는 본 발명의 디지탈 위상동기 루우프의 일실시예를 나타내는 전기회로도로서, 2진 위상비교기(1)와, 랜덤워크필터(2)와, 고정발진기(3)와, 위상제어기(4)와, 분주기(5)와, 위상차경향검출부(6)와, 기준치제어부(7)로 구성되어 있다.
상기 2진 위상비교기(7)는, 디지탈입력신호, 및 분주기(5)로부터의 분주신호를 입력해서, 디지탈입력신호의 위상이 선행하고 있는지의 여부를 판별해서, 리이딩입력지시신호, 래그입력지시신호를 선택적으로 출력하는 것이며, 상기 랜덤워크필터(2)는, 예를 들면 2N단의 업다운카운터로 이루어진 것으로서, 리이딩입력지시신호에 의거해서 내용이 1개씩 증가하게 되고, 래그입력지시신호에 의거해서 내용이 1개씩 감소하게 되어 캐리신호를 리이딩제어신호로서 출력하고, 바로우신호를 래그제어신호로서 출력하는 것이다. 또, 상기 고정발진기(3)는, 디지탈 입력신호의 주파수보다도 충분히 높은 주파수(예를 들면, 디지탈 입력신호의 주파수가 100㎑인 경우에, 1.6㎒ 정도의 주파수)의 신호를 출력하는 것이며, 상기 위상제어기(4)는, 상기 제어신호에 의거해서 고정발진기(3)로부터의 신호의 주파수를 제어하는 것이며, 상기 분주기(5)는, 위상제어기(4)로부터의 출력신호를 1/K(K는 미리 설정되어 있는 정수(整數)이며, K를 크게 할 수록, 정상상태에 있어서의 위상오차를 작게할 수 있다)로 분주하는 것이다.
제1도는 상기 랜덤워크필터(2), 위상차경향검출부(6), 및 기준치제어부(7)를 상세하게 표시한 전기회로도이다.
상기 랜덤워크필터(2)는, 리이딩입력지시신호가 업입력단자에 공급되는 동시에, 래그입력지시신호가 다운입력단자가 공급되어 있다. 그리고, 기준치제어부(7)로부터의 로우드신호가 로우드 단자에 공급된 시점에서 기준치제어부(7)로부터의 수치신호가 프리세트 입력단자에 공급되고, 또, 캐리신호가 리이딩제어신호로서 출력되는 동시에, 바로우신호가 래그제어신호로서 출력되도록 하고 있다.
또, 상기 위상차경향검출부(6)는, m단의 시프트레지스터(8)를 주요부로 하는 것으로서, 상기 리이딩입력지시신호, 및 래그입력지시신호를 입력하는 OR게이트(9)로부터의 출력신호를 클록신호로서 시프트레지스터(8)에 공급하는 동시에, 상기 리이딩입력지시신호를 데이터신호로서 시프트레지스터(8)에 공급하고 있다. 그리고, 상기 시프트레지스터(8)의 전체단계의 출력신호를 그대로 제1의 AND 게이트(10)에 공급하고 있는 동시에, 전체단계의 출력신호를 반전시킨 상태에서 제2의 AND 게이트(11)에 공급하고, 각 AND 게이트(10), (11)의 출력신호를, 상기 OR게이트(9)로부터의 신호에 의해 열려지는 AND 게이트(12), (13)에 각각 공급하고 있는 동시에, 양 AND 게이트(10), (11)의 출력신호를 반전시킨 상태에서 XOR 게이트(14)에 공급하고 있다. 또한, 상기 m은, 후술하는 업다운카운터(15)의 단수 n에 의존해서 결정되는 것이며, 순간 이상의 억압효과, 및 응답성이 가장 양호하게 되는 소정수로 설정되는 것이 바람직하다.
또, 상기 기준치제어부(7)는, 업다운카운터(15) 및 OR게이트(16)로 구성되어 있다. 그리고 상기 AND 게이트(12)로부터의 출력신호가 리이딩쪽 기준치제어신호로서 업다운카운터의 업 입력단자에 공급되는 동시에, 상기 AND 게이트(13)로부터의 출력신호가 래그쪽 기준치제어신호로서 업다운카운터의 다운 입력단자에 공급되고, 상기 XOR 게이트(14)로부터의 출력신호가 업다운카운터의 리세트입력단자에 공급되고 있다. 또, 상기 리이딩제어신호, 및 래그제어신호를 입력하는 상기 OR게이트(16)로부터의 출력신호를 랜덤워크필터(2)의 로우드단자에 공급하고 있다. 또, 상기 업다운카운터(15)의 수치출력 신호를 랜덤워크필터(2)의 프리세트 입력단자에 공급하고 있다.
상기 구성의 디지탈 위상동기루우프의 동작은, 개략적으로는, 종래의 디지탈 위상동기 루우프의 동작과 마찬가지이므로, 제1도에 도시한 부분의 동작만을 이하에 설명한다.
리이딩입력지시신호가 공급되었을 경우(고레벨일 경우, 이하 동일함)에는, 시프트레지스터(8)의 내용이 순차적으로 시프트업되는 동시에, 제1단계째의 내용이 고레벨로 된다. 반대로 래그입력지시신호가 공급되었을 경우에는, 시프트레지스터(8)의 내용이 순차적으로 시프트업되는 동시에, 제1단계째의 내용이 저레벨로 된다.
그리고, 리이딩입력지시신호만이 m회 연속해서 공급되었을 경우에는, 시프트레지스터(8)전체단계가 고레벨로되므로, 제1의 AND 게이트(10)가 고레벨신호를 공급한다. 그리고, 다음의 OR게이트(9)의 출력신호가 출력타이밍으로 알려진 AND 게이트(12)를 통해서 상기 고레벨신호가 업다운카운터(15)의 업입력단자에 공급되므로서, 업다운카운터(15)의 내용이 1만큼 증가한다. 반대로 래그입력지시신호가 m회 연속해서 공급되었을 경우에는, 업다운카운터(15)의 내용이 1만큼 감소한다. 또, 상기 어느한쪽의 입력지시신호가 m회 연속하지 않했을 경우에는, 양 AND 게이트(10), (11)의 출력신호가 모두 저레벨로 되므로, XOR 게이트(14)가 고레벨신호를 출력해서 업다운카운터(15)의 내용을 중간치 n으로 리세트한다.
또, 상기 동작을 행하고 있는 사이, 랜덤워크필터(2)에도 리이딩입력지시신호, 또는 래그입력지시신호가 계속 공급되므로, 양입력지시신호가 공급된 회수의 차에 대응하는 내용으로 되고, 상기 차가 소정수에 도달한 시점에서 캐리신호, 또는 바로우신호가 출력되게 된다. 그리고, 이 캐리신호, 또는 바로우신호에 의거해서 위상제어기(4)를 제어할 수 있다.
또, 상기 캐리신호, 또는 바로우신호가 출력된 경우에는, OR게이트(16)로부터 로우드신호가 랜덤워크필터(2)에 공급되므로, 상기 업다운카운터(15)의 내용에 의해 초기치가 리세트된다.
따라서, 예를 들면, m회 연속해서 리이딩입력지시신호가 공급되었을 경우에는, 업다운카운터(15)의 내용이 n+1로 되므로, 리이딩입력지시신호가 공급되는 회수가 1회 적은 상태에서 캐리신호가 출력되게 되어, 이후는, 리이딩입력지시신호가 공급될때마다 업다운카운터(15)의 내용을 증가시킬 수 있다. 그리고, 다음에 랜덤워크필터(2)로부터 캐리신호가 출력된 시점에 있어서 상기 업다운카운터(15)의 내용이 랜덤워크필터(2)에 리세트되므로, 적은 회수의 리이딩입력지시신호가 공급되는 것만으로도 랜덤워크필터(2)로부터 캐리신호를 출력할 수 있다.
래그입력지시신호가 연속적으로 공급될 경우에는, 업다운카운터(15)의 내용을 감소시킬 수 있으므로, 바로우 신호가 출력되는데에 필요한 래그입력지시신호의 입력회수를 적게할 수 있다.
또, 리이딩입력신호가 계속 공급되고 있는 도중에, 래그입력지시신호가 공급되었을 경우, 또는 반대의 경우에는, 양 AND 게이트(10), (11)로부터의 출력신호가 모두 저레벨로 되므로, XOR 게이트(14)로부터 고레벨신호가 출력되어, 업다운카운터(15)의 내용을 중간치로 리세트한다.
또, 상기 AND 게이트(12), (13)를, OR게이트(9)로부터의 출력신호가 출력타이밍으로 열리도록 하고 있으므로, 정밀도를 향상시킬 수 있다.
이상 요약하면, 리이딩 경향이 계속되고 있을 경우, 또는 래그경향이 계속되고 있을 경우에는, 업다운카운터(15)의 내용을 증가시키거나, 또는 감소시켜, 소정의 타이밍으로 랜덤워크필터(2)의 프리세트치를 상기 업다운카운터(15)의 내용에 리세트하므로, 캐리신호, 또는 바로우 신호가 출력될때까지 필요한 입력지시신호의 회수를 감소시켜서 필터 응답을 빠르게 할 수 있다. 또, 리이딩경향, 또는 래그경향이 계속되지 않게 되었을 경우에는, 업다운카운터(15)의 내용을 중가치로 리세트하므로, 순간 이상의 억압효과를 높일 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니며, 예를 들면 지나치게 고속필터링을 행하게 할 필요가 없는 경우에는, 위상차경향검출부(6)를 마이크로컴퓨터에 의해 구성하는 일이 가능한 외에, 본 발명의 요지를 변경하지 않는 범위내에서 여러가지로 설계 변경실시가 가능하다.
이상과 같이, 본 발명은, 위상차의 경향을 검출해서 기준치를 제어하게 하므로, 순간 이상의 억압효과를 높게 유지한 채로, 필터 응답시간을 단축할 수 있다고 하는 특유한 효과가 있다.
Claims (1)
- 입력신호의 위상을 판별해서, 리이딩입력지시신호, 래그입력지시신호를 선택적으로 랜덤워크필터에 공급하므로서 위상라이딩제어신호, 위상래그제어신호를 위상제어장치에 공급하고, 위상 보정이 행해진 신호를 출력하는 디지탈 위상동기 루우프에 있어서, 상기 리이딩입력지시신호, 및 래그입력지시신호를 입력해서 위상차경향을 나타내는 신호를 출력하는 위상차경향 검출수단과, 위상차경향검출수단으로부터의 차경향검출신호를 입력해서 랜덤워크필터에 공급하는 기준치를 상기 차경향에 대응시켜서 변화시키는 기준치제어수단을 구비하는 것을 특징으로 하는 디지탈 위상동기 루우프.
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Families Citing this family (34)
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US5184027A (en) * | 1987-03-20 | 1993-02-02 | Hitachi, Ltd. | Clock signal supply system |
JPH0276416A (ja) * | 1988-09-13 | 1990-03-15 | Nec Corp | 位相同期回路 |
JPH0759884B2 (ja) * | 1988-12-13 | 1995-06-28 | 株式会社クボタ | 頭上弁式エンジンの動弁機構潤滑装置 |
IT1251352B (it) * | 1990-06-27 | 1995-05-08 | St Microelectronics Srl | Dispositivo automatico ad ampio spettro operativo per il cambio di frequenza nella deflessione orizzontale di monitor a multisincronismo |
US5057794A (en) * | 1991-02-26 | 1991-10-15 | Level One Communications, Inc. | Phase-locked loop with pattern controlled bandwidth circuit |
US5287359A (en) * | 1991-04-08 | 1994-02-15 | Digital Equipment Corporation | Synchronous decoder for self-clocking signals |
WO1993018580A1 (en) * | 1992-03-09 | 1993-09-16 | Cabletron Systems, Inc. | Digital phase locked loop for token ring networks |
JPH05268077A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | ディジタルpll回路 |
US5329560A (en) * | 1992-05-19 | 1994-07-12 | Sgs-Thomson Microelectronics, Inc. | AGC circuit with non-linear gain for use in PLL circuit |
US5268655A (en) * | 1992-05-27 | 1993-12-07 | Codex Corporation | Device and method for automatically adjusting a phase-locked loop |
JP3080805B2 (ja) * | 1993-02-26 | 2000-08-28 | 株式会社東芝 | デジタル・フェイズ・ロックド・ループ回路 |
JP2682401B2 (ja) * | 1993-10-28 | 1997-11-26 | 日本電気株式会社 | クロック信号発生回路 |
US5493243A (en) * | 1994-01-04 | 1996-02-20 | Level One Communications, Inc. | Digitally controlled first order jitter attentuator using a digital frequency synthesizer |
JPH0884071A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 完全2次系dpllおよびそれを用いたデスタッフ回路 |
US5581585A (en) * | 1994-10-21 | 1996-12-03 | Level One Communications, Inc. | Phase-locked loop timing recovery circuit |
US5598448A (en) * | 1995-03-06 | 1997-01-28 | Motorola Inc. | Method and apparatus for controlling a digital phase lock loop and within a cordless telephone |
US5486792A (en) * | 1995-03-06 | 1996-01-23 | Motorola, Inc. | Method and apparatus for calculating a divider in a digital phase lock loop |
US5903605A (en) * | 1995-03-30 | 1999-05-11 | Intel Corporation | Jitter detection method and apparatus |
JP2964916B2 (ja) * | 1995-05-31 | 1999-10-18 | 日本電気株式会社 | ディジタル位相同期回路及びこれを用いたデータ受信回路 |
CA2240429A1 (en) * | 1995-12-15 | 1997-06-26 | Telefonaktiebolaget Lm Ericsson | Discrete phase locked loop |
US5859881A (en) * | 1996-06-07 | 1999-01-12 | International Business Machines Corporation | Adaptive filtering method and apparatus to compensate for a frequency difference between two clock sources |
US6249557B1 (en) | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
US6188739B1 (en) | 1997-10-21 | 2001-02-13 | Level One Communications, Inc. | Modified third order phase-locked loop |
JPH11220385A (ja) * | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | クロック信号生成回路及びデータ信号生成回路 |
US6435037B1 (en) | 2000-01-06 | 2002-08-20 | Data Sciences International, Inc. | Multiplexed phase detector |
US6539316B1 (en) | 2000-01-06 | 2003-03-25 | Data Sciences International, Inc. | Phase detector |
US6595071B1 (en) | 2000-01-06 | 2003-07-22 | Transoma Medical, Inc. | Estimation of error angle in ultrasound flow measurement |
WO2001049182A2 (en) * | 2000-01-06 | 2001-07-12 | Data Sciences International, Inc. | Correction of error angle in ultrasound flow measurement |
JP3988392B2 (ja) | 2001-01-24 | 2007-10-10 | 日本電気株式会社 | 携帯無線端末、afc制御方法及びafc制御プログラム |
EP1244207A1 (en) * | 2001-03-23 | 2002-09-25 | STMicroelectronics Limited | Phase comparator |
GB0111300D0 (en) * | 2001-05-09 | 2001-06-27 | Mitel Knowledge Corp | Method and apparatus for synchronizing slave network node to master network node |
US6680644B2 (en) * | 2001-09-26 | 2004-01-20 | Siemens Information & Communication Networks, Inc. | Digital interpolation window filter for phase-locked loop operation with randomly jittered reference clock |
CN103620443B (zh) | 2011-04-26 | 2016-03-23 | 测位卫星技术株式会社 | 导航信号发送机以及导航信号生成方法 |
KR101328372B1 (ko) * | 2012-02-27 | 2013-11-11 | 삼성전기주식회사 | 전폭 디지털 위상 제어기 및 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57162841A (en) * | 1981-03-31 | 1982-10-06 | Hitachi Denshi Ltd | Digital pll circuit system |
US4574243A (en) * | 1984-01-03 | 1986-03-04 | Motorola, Inc. | Multiple frequency digital phase locked loop |
US4577163A (en) * | 1984-07-09 | 1986-03-18 | Honeywell Inc. | Digital phase locked loop |
JPS6166433A (ja) * | 1984-09-10 | 1986-04-05 | Matsushita Electric Ind Co Ltd | クロツク同期回路 |
-
1986
- 1986-07-08 JP JP61160368A patent/JPS6315530A/ja active Granted
-
1987
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