JPH0276416A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0276416A JPH0276416A JP63230367A JP23036788A JPH0276416A JP H0276416 A JPH0276416 A JP H0276416A JP 63230367 A JP63230367 A JP 63230367A JP 23036788 A JP23036788 A JP 23036788A JP H0276416 A JPH0276416 A JP H0276416A
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- Japan
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- phase
- circuit
- signal
- pull
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 11
- 230000010355 oscillation Effects 0.000 claims description 13
- 230000010354 integration Effects 0.000 claims description 3
- 230000010363 phase shift Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路に関し、特に２つの信号例えば内
部の任意の位相を持つ被制御信号と外部からの入力信号
を位相同期させるディジタル式の位相同期回路に関する
。
部の任意の位相を持つ被制御信号と外部からの入力信号
を位相同期させるディジタル式の位相同期回路に関する
。
従来、この種の位相同期回路は、入力信号の位相とその
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力に応じ、主発振回路から発生したクロ
ックパルス列を分周する計数回路の分周比をその量に応
じて制御し、被制御信号の位相を変化させている。
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力に応じ、主発振回路から発生したクロ
ックパルス列を分周する計数回路の分周比をその量に応
じて制御し、被制御信号の位相を変化させている。
制御されたクロックパルス列は分周比の変化による急激
な位相変動を含んでいるが、平均的には入力周波数と等
しくなり位相同期が可能になる。
な位相変動を含んでいるが、平均的には入力周波数と等
しくなり位相同期が可能になる。
又、回路を同期はずれ又は電源液によりリセットした時
、被制御信号が任意の位相から発生して上述した制御を
くり返すことにより、除々に位相同期状態となる。この
位相同期するまでの時間を引込み時間という。
、被制御信号が任意の位相から発生して上述した制御を
くり返すことにより、除々に位相同期状態となる。この
位相同期するまでの時間を引込み時間という。
第２図は従来の位相同期回路の一例のブロック図である
。
。
第２図に示すように、出力端子２における被制御信号Ａ
と入力端子ｌから入力される入力信号Ｂとの位相の進み
又は遅れを検出する位相比較回路４ａと、位相比較回路
４ａの検出結果の出力を平滑化する積分回路５と、積分
回路５の出力にしたがって分周比を制御する分周比制御
回路７ａと、主発振回路３からの出力を分周比制御回路
７ａの制御により設定される分周比で分周し被制御信号
Ａを出力する計数回路８ａとを含んで構成される。
と入力端子ｌから入力される入力信号Ｂとの位相の進み
又は遅れを検出する位相比較回路４ａと、位相比較回路
４ａの検出結果の出力を平滑化する積分回路５と、積分
回路５の出力にしたがって分周比を制御する分周比制御
回路７ａと、主発振回路３からの出力を分周比制御回路
７ａの制御により設定される分周比で分周し被制御信号
Ａを出力する計数回路８ａとを含んで構成される。
即ち、入力信号Ｂと被制御信号Ａとが位相比較回路４ａ
で位相比較され、それらの位相の進み又は遅れの結果を
積分回路５に出力する。積分回路５では位相比較回路４
ａの進み又は遅れの比較結果を平滑化し、その平滑化し
た進み結果又は遅れ結果を分周比制御回路７ａへ送出す
る。分周比制御回路７ａでは平滑化した進み結果を受け
た場合、計数回路８ａの分周比を非制御時の分周比より
も大きくして主発振回路３からのクロックパルス列を分
周して被制御信号人の位相を遅らせる。同様に、分周比
制御回路７ａは平滑化した遅れ結果を受けた場合計数回
路８ａの分周比を非制御時の分周比より小さくして主発
振回路３からのクロックパルス列を分周して被制御信号
Ａの位相を進める。
で位相比較され、それらの位相の進み又は遅れの結果を
積分回路５に出力する。積分回路５では位相比較回路４
ａの進み又は遅れの比較結果を平滑化し、その平滑化し
た進み結果又は遅れ結果を分周比制御回路７ａへ送出す
る。分周比制御回路７ａでは平滑化した進み結果を受け
た場合、計数回路８ａの分周比を非制御時の分周比より
も大きくして主発振回路３からのクロックパルス列を分
周して被制御信号人の位相を遅らせる。同様に、分周比
制御回路７ａは平滑化した遅れ結果を受けた場合計数回
路８ａの分周比を非制御時の分周比より小さくして主発
振回路３からのクロックパルス列を分周して被制御信号
Ａの位相を進める。
このようにして、入力信号Ｂの位相と計数回路８ａから
の被制御信号Ａの位相との位相同期を可能とし、計数回
路８ａからの被制御信号Ａを出力端子２へ送出する。こ
れらの動作をくり返すことＫより、位相を同期させ保持
することができる。
の被制御信号Ａの位相との位相同期を可能とし、計数回
路８ａからの被制御信号Ａを出力端子２へ送出する。こ
れらの動作をくり返すことＫより、位相を同期させ保持
することができる。
上述した従来の位相同期回路では、引込み動作に入ると
き被制御信号が任意の位相から始まるので、入力信号と
被制御信号との位相差が大きい場合は引込み時間が長く
なるという欠点がある。
き被制御信号が任意の位相から始まるので、入力信号と
被制御信号との位相差が大きい場合は引込み時間が長く
なるという欠点がある。
又、位相差が大きいとき入力信号に対する主発振回路の
出力の周波数のずれの方向により引込み時間が大きくち
がうことがある。即ち、第３図（ａ）に示すように、人
力信号ＢＫ対し主発振回路の周波数、すなわち被制御信
号へのずれが制御方向と逆向きである時、制御丁べき位
相は引込み開始時の第１の位相θｌと周波数のずれによ
る第２の位相θＸＩの和となる。又、第３図（ｂ）に示
すように、入力信号Ｂに対し主発振回路の周波数のずれ
が制御方向と同じ向きである時、制御すべき位相は引込
み開始時の第３の位相θ２と周波数のずれによる第４の
位相θｘ２の差となる。このことから、第１の位相と第
３の位相とが等しい場合で４、制御すべき位相は第２の
位相と第４の位相の和だけ差が出てしまい、特に第１及
び第３の位相がπの付近のとき第２の位相と第４の位相
の和が大きくなり周波数のずれと逆向きに制御をかけた
時の引込み時間が長くなるという欠点がある。
出力の周波数のずれの方向により引込み時間が大きくち
がうことがある。即ち、第３図（ａ）に示すように、人
力信号ＢＫ対し主発振回路の周波数、すなわち被制御信
号へのずれが制御方向と逆向きである時、制御丁べき位
相は引込み開始時の第１の位相θｌと周波数のずれによ
る第２の位相θＸＩの和となる。又、第３図（ｂ）に示
すように、入力信号Ｂに対し主発振回路の周波数のずれ
が制御方向と同じ向きである時、制御すべき位相は引込
み開始時の第３の位相θ２と周波数のずれによる第４の
位相θｘ２の差となる。このことから、第１の位相と第
３の位相とが等しい場合で４、制御すべき位相は第２の
位相と第４の位相の和だけ差が出てしまい、特に第１及
び第３の位相がπの付近のとき第２の位相と第４の位相
の和が大きくなり周波数のずれと逆向きに制御をかけた
時の引込み時間が長くなるという欠点がある。
本発明の位相同期回路は、出力端子における被制御信号
の位相を入力端子から入力される入力信号の位相に同期
させる引込み時に前記入力信号に対する前記被制御信号
の位相のずれ量が所定の範囲内にあるとき前記入力信号
に対する前記被制御信号の周波数のずれ方向を所定の時
間サンプリングクロックにより多点サンプリングして検
出する引込み制御回路と、該引込み制御回路の非動作時
に前記入力信号の位相と前記被制御信号の位相との進み
及び遅れを検出する位相比較回路と、該位相比較回路の
出力を平滑化する積分回路と、該積分回路と前記引込み
制御回路の出力から位相同期させ得る分周比を指定する
分周比制御回路と、主発振回路からの出力を前記分周比
にしたがって分周して前記被制御信号を出力しかつ前記
サンプリングクロックを出力する計数回路とを含んで構
成される。
の位相を入力端子から入力される入力信号の位相に同期
させる引込み時に前記入力信号に対する前記被制御信号
の位相のずれ量が所定の範囲内にあるとき前記入力信号
に対する前記被制御信号の周波数のずれ方向を所定の時
間サンプリングクロックにより多点サンプリングして検
出する引込み制御回路と、該引込み制御回路の非動作時
に前記入力信号の位相と前記被制御信号の位相との進み
及び遅れを検出する位相比較回路と、該位相比較回路の
出力を平滑化する積分回路と、該積分回路と前記引込み
制御回路の出力から位相同期させ得る分周比を指定する
分周比制御回路と、主発振回路からの出力を前記分周比
にしたがって分周して前記被制御信号を出力しかつ前記
サンプリングクロックを出力する計数回路とを含んで構
成される。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、出力端子２における被制御信号人
の位相と入力端子ｌから入力される入力信号Ｂの位相と
を同期させる引込み時に、入力信号Ｂに対し被制御信号
への位相のずれ量が所定の範囲内にあるとき入力信号Ｂ
に対する被制御信号Ａの周波数のずれ方向を所定の時間
検出し、その検出結果にしたがって位相制御方向を指定
する制御方向指定信号Ｅを出力する引込み制御回路６と
被制御信号Ａと入力信号Ｂとの位相の進み又は遅れを検
出し引込み制御回路６の非動作時に検出結果を出力する
位相比較回路４と、位相比較回路４の検出結果の出力を
平滑化する積分回路５と、積分回路５の出力と制御方向
指定信号Ｅとを受けて分周比を制御する分周比制御回路
７と、主発振回路３と、主発振回路３からの出力を分周
比制御回路７からの制御信号により設定される分周比で
分周して被制御信号Ａを出力するとともに引込み制御回
路６に対するサンプリングクロックを出力する計数回路
８とを含む。
の位相と入力端子ｌから入力される入力信号Ｂの位相と
を同期させる引込み時に、入力信号Ｂに対し被制御信号
への位相のずれ量が所定の範囲内にあるとき入力信号Ｂ
に対する被制御信号Ａの周波数のずれ方向を所定の時間
検出し、その検出結果にしたがって位相制御方向を指定
する制御方向指定信号Ｅを出力する引込み制御回路６と
被制御信号Ａと入力信号Ｂとの位相の進み又は遅れを検
出し引込み制御回路６の非動作時に検出結果を出力する
位相比較回路４と、位相比較回路４の検出結果の出力を
平滑化する積分回路５と、積分回路５の出力と制御方向
指定信号Ｅとを受けて分周比を制御する分周比制御回路
７と、主発振回路３と、主発振回路３からの出力を分周
比制御回路７からの制御信号により設定される分周比で
分周して被制御信号Ａを出力するとともに引込み制御回
路６に対するサンプリングクロックを出力する計数回路
８とを含む。
入力端子１は位相比較回路４及び引込み制御回路６に接
続され、通常、入力端子１に入力信号Ｂが入力されると
計数回路８の出力の被制御信号Ａの位相と入力信号Ｂの
位相との位相進み又は遅れの検出が位相比較回路４で行
われる。
続され、通常、入力端子１に入力信号Ｂが入力されると
計数回路８の出力の被制御信号Ａの位相と入力信号Ｂの
位相との位相進み又は遅れの検出が位相比較回路４で行
われる。
ただし、リセット端子９にリセット信号が入力された場
合、入力信号Ｂと被制御信号Ａとの位相がπ±ｘ ｒａ
ｄだけずれているときは、引込み制御回路６が作動し、
位相比較回路４の出力を抑止して所定時間Ｔだけ入力信
号Ｂの周波数のずれる方向を計数回路８から供給される
サンプリングクロックによって多点サンプリングして検
出し、検出された周波数のずれの方向に位相制御方向を
指定する制御方向指定信号Ｅを出力する。
合、入力信号Ｂと被制御信号Ａとの位相がπ±ｘ ｒａ
ｄだけずれているときは、引込み制御回路６が作動し、
位相比較回路４の出力を抑止して所定時間Ｔだけ入力信
号Ｂの周波数のずれる方向を計数回路８から供給される
サンプリングクロックによって多点サンプリングして検
出し、検出された周波数のずれの方向に位相制御方向を
指定する制御方向指定信号Ｅを出力する。
位相差がπ±ｘ ｒａｄ範囲から外へ出た時、又は１時
間経過後に位相比較回路４はアクティブとなり、通常の
引込み状態となって入力端子１に入力された入力信号Ｂ
と計数回路８の出力の被制御信号Ａの位相との位相の進
みあるいは遅れの検出を行う。入力信号Ｂに対し被制御
信号Ａの位相の進み又は遅れを検出したとき、位相比較
回路４は積分回路５にその位相情報を出力する。積分回
路５は位相比較回路４からの位相情報を積分してその平
滑化を行い分周比制御回路７へその結果を出力がって計
数回路８０分周比を制御する。つまり、入力信号Ｂの位
相に対し被制御信号Ａの位相を同期させる動作に入る。
間経過後に位相比較回路４はアクティブとなり、通常の
引込み状態となって入力端子１に入力された入力信号Ｂ
と計数回路８の出力の被制御信号Ａの位相との位相の進
みあるいは遅れの検出を行う。入力信号Ｂに対し被制御
信号Ａの位相の進み又は遅れを検出したとき、位相比較
回路４は積分回路５にその位相情報を出力する。積分回
路５は位相比較回路４からの位相情報を積分してその平
滑化を行い分周比制御回路７へその結果を出力がって計
数回路８０分周比を制御する。つまり、入力信号Ｂの位
相に対し被制御信号Ａの位相を同期させる動作に入る。
入力信号Ｂと被制御信号Ａとの位相差Ｘと多点サンプリ
ングによる周波数ずれの測定時間Ｔは、以下の柔性で示
される。入力信号Ｂと被制御信号Ａとの位相ずれをＺｐ
ｐｍ、主発振回路３の原発撮周波数をａｆＨｚ％入力信
号Ｂ及び被制御信号Ａの周波数をｆ…へ同期引込み範囲
をＺｘ ｐｐｍとするとそれぞれ 式（１）と 式（２
）のように示される。
ングによる周波数ずれの測定時間Ｔは、以下の柔性で示
される。入力信号Ｂと被制御信号Ａとの位相ずれをＺｐ
ｐｍ、主発振回路３の原発撮周波数をａｆＨｚ％入力信
号Ｂ及び被制御信号Ａの周波数をｆ…へ同期引込み範囲
をＺｘ ｐｐｍとするとそれぞれ 式（１）と 式（２
）のように示される。
以上説明したように本発明は、引込み時の位相情報と周
波数のずれ方向を検出して位相の制御方−９― 向を制御することにより、引込み時間を短縮できる効果
がある。
波数のずれ方向を検出して位相の制御方−９― 向を制御することにより、引込み時間を短縮できる効果
がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の位相同期回路の一例のブロック図、第３図（ａ）及び
（ｂ）はそれぞれ第２図の位相同期回路の周波数のずれ
方向と位相制御方向の関係を説明するための波形図であ
る。 ｌ・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・主発振回路、４．４ａ・・・・・・位相比
較回路、５・・・・・・積分回路、６・・・・・・引込
み制御回路、７．７８・旧・・分周比制御回路、８，８
ａ・・・・・・計数回路、Ａ・・・・・・被制御信号、
Ｂ・・・・・・人力信号、Ｅ・・・・・・制御方向指定
信号。 代理人 弁理士 内 原 晋 ｃｏｃｙｌ の く
の位相同期回路の一例のブロック図、第３図（ａ）及び
（ｂ）はそれぞれ第２図の位相同期回路の周波数のずれ
方向と位相制御方向の関係を説明するための波形図であ
る。 ｌ・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・主発振回路、４．４ａ・・・・・・位相比
較回路、５・・・・・・積分回路、６・・・・・・引込
み制御回路、７．７８・旧・・分周比制御回路、８，８
ａ・・・・・・計数回路、Ａ・・・・・・被制御信号、
Ｂ・・・・・・人力信号、Ｅ・・・・・・制御方向指定
信号。 代理人 弁理士 内 原 晋 ｃｏｃｙｌ の く
Claims (1)
- 出力端子における被制御信号の位相を入力端子から入力
される入力信号の位相に同期させる引込み時に前記入力
信号に対する前記被制御信号の位相のずれ量が所定の範
囲内にあるとき前記入力信号に対する前記被制御信号の
周波数のずれ方向を所定の時間サンプリングクロックに
より多点サンプリングして検出する引込み制御回路と、
該引込み制御回路の非動作時に前記入力信号の位相と前
記被制御信号の位相との進み及び遅れを検出する位相比
較回路と、該位相比較回路の出力を平滑化する積分回路
と、該積分回路と前記引込み制御回路の出力から位相同
期させ得る分周比を指定する分周比制御回路と、主発振
回路からの出力を前記分周比にしたがって分周して前記
被制御信号を出力しかつ前記サンプリングクロックを出
力する計数回路とを含むことを特徴とする位相同期回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230367A JPH0276416A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230367A JPH0276416A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276416A true JPH0276416A (ja) | 1990-03-15 |
Family
ID=16906747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230367A Pending JPH0276416A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137337A (en) * | 1997-06-30 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Sampling clock signal generation circuit of liquid crystal display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315530A (ja) * | 1986-07-08 | 1988-01-22 | Sumitomo Electric Ind Ltd | デイジタル位相同期ル−プ |
| JPS6448519A (en) * | 1987-08-18 | 1989-02-23 | Japan Radio Co Ltd | Automatic control dpll circuit for lock-in time |
| JPH01174013A (ja) * | 1987-12-28 | 1989-07-10 | Hitachi Ltd | 位相同期発振器 |
-
1988
- 1988-09-13 JP JP63230367A patent/JPH0276416A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315530A (ja) * | 1986-07-08 | 1988-01-22 | Sumitomo Electric Ind Ltd | デイジタル位相同期ル−プ |
| JPS6448519A (en) * | 1987-08-18 | 1989-02-23 | Japan Radio Co Ltd | Automatic control dpll circuit for lock-in time |
| JPH01174013A (ja) * | 1987-12-28 | 1989-07-10 | Hitachi Ltd | 位相同期発振器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137337A (en) * | 1997-06-30 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Sampling clock signal generation circuit of liquid crystal display device |
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