JP2745787B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JP2745787B2 JP2745787B2 JP2173033A JP17303390A JP2745787B2 JP 2745787 B2 JP2745787 B2 JP 2745787B2 JP 2173033 A JP2173033 A JP 2173033A JP 17303390 A JP17303390 A JP 17303390A JP 2745787 B2 JP2745787 B2 JP 2745787B2
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- Japan
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- frequency
- output
- voltage
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLL周波数シンセサイザに関し、特に周波数
の引込みの高速化および周波数安定性を高めたPLL周波
数シンセサイザに関する。
の引込みの高速化および周波数安定性を高めたPLL周波
数シンセサイザに関する。
従来、この種のPLL周波数シンセサイザとして第３図
に示すものが提案されている。同図において、電圧制御
発振器９の信号は可変周波数分周器５により分周された
上で、位相周波数比較器４において基準周波数発振器３
の信号と位相，周波数比較され、両者の相対的な位相
差，周波数差に応じた制御パルスが発生される。チャー
ジポンプ７はこの制御パルスに基づいてその出力を変化
させ、ループフィルタ８で平滑化した上で前記電圧制御
発振器９の制御電圧を変化させる。
に示すものが提案されている。同図において、電圧制御
発振器９の信号は可変周波数分周器５により分周された
上で、位相周波数比較器４において基準周波数発振器３
の信号と位相，周波数比較され、両者の相対的な位相
差，周波数差に応じた制御パルスが発生される。チャー
ジポンプ７はこの制御パルスに基づいてその出力を変化
させ、ループフィルタ８で平滑化した上で前記電圧制御
発振器９の制御電圧を変化させる。
これにより、基準周波数発振器３の出力に対して位相
差，周波数差のない信号が電圧制御発振器９から出力さ
れることになる。
差，周波数差のない信号が電圧制御発振器９から出力さ
れることになる。
上述した周波数シンセサイザで用いられている位相周
波数比較器４は、例えば第４図に示すようにナンド回路
で構成された論理回路で構成される。しかしながら、こ
のような構成では非線形性に起因する周波数不感帯が存
在するという問題がある。これは、可変周波数分周器５
の出力と基準周波数発振器３の出力の位相誤差が閾値以
下になった場合に、位相周波数比較器４においては位相
差が無いと誤認するために生じるものであり、これによ
り電圧制御発振器７の出力周波数がその閾値内で変動し
てしまう。
波数比較器４は、例えば第４図に示すようにナンド回路
で構成された論理回路で構成される。しかしながら、こ
のような構成では非線形性に起因する周波数不感帯が存
在するという問題がある。これは、可変周波数分周器５
の出力と基準周波数発振器３の出力の位相誤差が閾値以
下になった場合に、位相周波数比較器４においては位相
差が無いと誤認するために生じるものであり、これによ
り電圧制御発振器７の出力周波数がその閾値内で変動し
てしまう。
このため、従来では、位相周波数比較器４を第５図の
ような論理回路で構成し、位相周波数比較器４の入力位
相が一致した場合でも、細いパルスが出力されるよう
に、位相周波数比較器４の出力側の一方にバッファ等の
遅延回路を介挿させた構成としている。
ような論理回路で構成し、位相周波数比較器４の入力位
相が一致した場合でも、細いパルスが出力されるよう
に、位相周波数比較器４の出力側の一方にバッファ等の
遅延回路を介挿させた構成としている。
しかしながら、この構成では、位相周波数比較回路４
から出力されるパルスの幅は固定され、かつ入力の周波
数に対応した回数で出力されるため、例えば位相周波数
比較器４の入力周波数を増大した場合に、チャージポン
プ７およびループフィルタ８を通した積分出力値が大き
なものになり、この結果、電圧制御発振器９の出力周波
数が振られて安定性が低下されるという問題がある。
から出力されるパルスの幅は固定され、かつ入力の周波
数に対応した回数で出力されるため、例えば位相周波数
比較器４の入力周波数を増大した場合に、チャージポン
プ７およびループフィルタ８を通した積分出力値が大き
なものになり、この結果、電圧制御発振器９の出力周波
数が振られて安定性が低下されるという問題がある。
また、ループフィルタの定数は通常固定されているた
め、前述した定常時におけるウェハの安定性を保証する
ためには、その定数を比較的に大きく設定する必要があ
り、そのため過渡応答時の収束時間が長くなるという問
題もある。
め、前述した定常時におけるウェハの安定性を保証する
ためには、その定数を比較的に大きく設定する必要があ
り、そのため過渡応答時の収束時間が長くなるという問
題もある。
本発明の目的は、これらの問題を解消し、定常時にお
げる安定性を高め、かつ過渡応答性を高めた周波数シン
セサイザを提供することにある。
げる安定性を高め、かつ過渡応答性を高めた周波数シン
セサイザを提供することにある。
本発明のPLL周波数シンセサイザは、電圧制御発振器
の出力を分周し、かつ周波数変更信号が入力されたとき
にその分周数を変更する可変周波数分周器と、基準周波
数発振器の出力の位相，周波数を比較して制御パルスを
出力する位相周波数比較器の後段に、可変周波数分周器
の分周数が切り替えられる時に、位相周波数比較器の出
力が反転する毎に前記制御パルス数を所定の最終値にな
るまで一定の割合で漸減させるようなアルゴリズムで動
作されるコントロール回路を備えている。
の出力を分周し、かつ周波数変更信号が入力されたとき
にその分周数を変更する可変周波数分周器と、基準周波
数発振器の出力の位相，周波数を比較して制御パルスを
出力する位相周波数比較器の後段に、可変周波数分周器
の分周数が切り替えられる時に、位相周波数比較器の出
力が反転する毎に前記制御パルス数を所定の最終値にな
るまで一定の割合で漸減させるようなアルゴリズムで動
作されるコントロール回路を備えている。
また、コントロール回路は、定常状態時に、制御パル
スのパルス幅を減少させるようなアルゴリズムで動作し
得るように構成している。
スのパルス幅を減少させるようなアルゴリズムで動作し
得るように構成している。
本発明によれば、コントロール回路における制御パル
ス数の漸減あるいは制御パルス幅の減少によって、周波
数の過渡応答を高速化し、かつ定常時の安定性を高める
ことが可能となる。
ス数の漸減あるいは制御パルス幅の減少によって、周波
数の過渡応答を高速化し、かつ定常時の安定性を高める
ことが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。同図
において、第３図の従来構造と同一部分には同一符号を
付してある。そして、ここでは、電圧制御発振器９と基
準周波数発振器３の各出力を比較して制御パルスを出力
する位相周波数比較器４の後段に、制御パルスの幅や数
等を制御するコントロール回路６を配設している。
において、第３図の従来構造と同一部分には同一符号を
付してある。そして、ここでは、電圧制御発振器９と基
準周波数発振器３の各出力を比較して制御パルスを出力
する位相周波数比較器４の後段に、制御パルスの幅や数
等を制御するコントロール回路６を配設している。
この構成によれば、電圧制御発振器９の信号は可変周
波数分周器５により分周された上で、位相周波数比較器
４に入力される。このとき、可変周波数分周器５の分周
数は分周数入力端２から入力される信号により制御され
る。この可変周波数分周器５の出力は、位相周波数比較
器４において基準周波数発振器３の信号と位相，周波数
比較され、両者の相対的な位相差，周波数差に応じた制
御パルスが発生される。
波数分周器５により分周された上で、位相周波数比較器
４に入力される。このとき、可変周波数分周器５の分周
数は分周数入力端２から入力される信号により制御され
る。この可変周波数分周器５の出力は、位相周波数比較
器４において基準周波数発振器３の信号と位相，周波数
比較され、両者の相対的な位相差，周波数差に応じた制
御パルスが発生される。
この位相周波数比較器４から出力される制御パルスは
コントロール回路６に入力され、ここで制御パルスの
幅，数を制御する。この制御は、コントロールイネーブ
ル入力端１から入力される制御信号によって行われ、あ
るいは予め設定されたアルゴリズムによって行われる。
コントロール回路６に入力され、ここで制御パルスの
幅，数を制御する。この制御は、コントロールイネーブ
ル入力端１から入力される制御信号によって行われ、あ
るいは予め設定されたアルゴリズムによって行われる。
このように制御された制御パルスは、チャージポンプ
７によって電流情報に変化され、ループフィルタ８で平
滑化された上で前記電圧制御発振器９の制御電圧として
入力され、電圧制御発振器９の出力周波数を変化制御さ
せる。これにより、基準周波数発振器３の出力に対して
位相差，周波数差のない信号が電圧制御発振器９から出
力されることになる。
７によって電流情報に変化され、ループフィルタ８で平
滑化された上で前記電圧制御発振器９の制御電圧として
入力され、電圧制御発振器９の出力周波数を変化制御さ
せる。これにより、基準周波数発振器３の出力に対して
位相差，周波数差のない信号が電圧制御発振器９から出
力されることになる。
ここで、分周数入力端２に周波数変更信号が入力され
たときには、コントロール回路６における制御は次の２
つの例のように行われる。
たときには、コントロール回路６における制御は次の２
つの例のように行われる。
第１の例は、コントロール回路６は、コントロールイ
ネーブル入力端１からコントロールを開始する信号を受
けて位相周波数比較器４からの信号の進み，遅れが反転
する度に、次に入力されるクロックの数を例えば1/2ず
つ減らしていき、例えば1/64になったところでそれ以上
減らさないようにする。これにより、第２図のようにコ
ントロール回路６が存在しない従来の周波数応答（同
図、実線）よりも、クロックの数を減らすことによって
その周波数応答（同図、破線）の収束を速くすることが
でき、過渡応答性を高めることができる。
ネーブル入力端１からコントロールを開始する信号を受
けて位相周波数比較器４からの信号の進み，遅れが反転
する度に、次に入力されるクロックの数を例えば1/2ず
つ減らしていき、例えば1/64になったところでそれ以上
減らさないようにする。これにより、第２図のようにコ
ントロール回路６が存在しない従来の周波数応答（同
図、実線）よりも、クロックの数を減らすことによって
その周波数応答（同図、破線）の収束を速くすることが
でき、過渡応答性を高めることができる。
第２の例は、例えば定常状態において、位相周波数比
較器４から出力される制御パルスの幅をコントロールイ
ネーブル入力端１からの制御信号で減少させることによ
り、制御パルスが原因とされる不安定性が解消され、安
定化が図られる。
較器４から出力される制御パルスの幅をコントロールイ
ネーブル入力端１からの制御信号で減少させることによ
り、制御パルスが原因とされる不安定性が解消され、安
定化が図られる。
以上説明したように本発明は、電圧制御発振器の出力
を分周する可変周波数分周器と基準周波数発振器の各出
力を比較して制御パルスを出力する位相周波数比較器の
後段にコントロール回路を設け、このコントロール回路
によって制御パルスの幅や数等を制御しているので、制
御パルス数の漸減あるいは制御パルス幅の減少によっ
て、周波数の過渡応答を高速化し、かつ定常時の安定性
を高めることができる効果がある。
を分周する可変周波数分周器と基準周波数発振器の各出
力を比較して制御パルスを出力する位相周波数比較器の
後段にコントロール回路を設け、このコントロール回路
によって制御パルスの幅や数等を制御しているので、制
御パルス数の漸減あるいは制御パルス幅の減少によっ
て、周波数の過渡応答を高速化し、かつ定常時の安定性
を高めることができる効果がある。
第１図は本発明の周波数シンセサイザの一実施例のブロ
ック図、第２図は本発明と従来の過渡応答特性を示す
図、第３図は従来の周波数シンセサイザのブロック図、
第４図および第５図のそれぞれ異なる位相周波数比較器
の回路構成を示す回路図である。 １…コントロールイネーブル入力端、２…分周数入力
端、３…基準周波数発振器、４…位相周波数比較器、５
…可変周波数分周器、６…コントロール回路、７…チャ
ージポンプ、８…ループフィルタ、９…電圧制御発振
器。
ック図、第２図は本発明と従来の過渡応答特性を示す
図、第３図は従来の周波数シンセサイザのブロック図、
第４図および第５図のそれぞれ異なる位相周波数比較器
の回路構成を示す回路図である。 １…コントロールイネーブル入力端、２…分周数入力
端、３…基準周波数発振器、４…位相周波数比較器、５
…可変周波数分周器、６…コントロール回路、７…チャ
ージポンプ、８…ループフィルタ、９…電圧制御発振
器。
Claims (2)
- 【請求項１】電圧制御発振器と、基準周波数発振器と、
前記電圧制御発振器の出力を分周し、かつ周波数変更信
号が入力されたときにその分周数を変更する可変周波数
分周器と、前記可変周波数分周器と基準周波数発振器の
出力の位相，周波数を比較して制御パルスを出力する位
相周波数比較器と、この制御パルスを電圧情報に変換し
て前記電圧制御発振器の制御電圧とする手段とを備える
PLL周波数シンセサイザにおいて、前記位相周波数比較
器の後段に、前記可変周波数分周器の分周数が切り替え
られる時に、前記位相周波数比較器の出力が反転する毎
に前記制御パルス数を所定の最終値になるまで一定の割
合で漸減させるようなアルゴリズムで動作されるコント
ロール回路を備えることを特徴とするPLL周波数シンセ
サイザ。 - 【請求項２】電圧制御発振器と、基準周波数発振器と、
前記電圧制御発振器の出力を分周し、かつ周波数変更信
号が入力されたときにその分周数を変更する可変周波数
分周器と、前記可変周波数分周器と基準周波数発振器の
出力の位相，周波数を比較して制御パルスを出力する位
相周波数比較器と、この制御パルスを電圧情報に変換し
て前記電圧制御発振器の制御電圧とする手段とを備える
PLL周波数シンセサイザにおいて、前記位相周波数比較
器の後段に、定常状態時に、制御パルスのパルス幅を減
少させるようなアルゴリズムで動作されるコントロール
回路を備えることを特徴とするPLL周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173033A JP2745787B2 (ja) | 1990-06-30 | 1990-06-30 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173033A JP2745787B2 (ja) | 1990-06-30 | 1990-06-30 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0463021A JPH0463021A (ja) | 1992-02-28 |
| JP2745787B2 true JP2745787B2 (ja) | 1998-04-28 |
Family
ID=15952956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173033A Expired - Fee Related JP2745787B2 (ja) | 1990-06-30 | 1990-06-30 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745787B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269217B2 (en) * | 2002-10-04 | 2007-09-11 | Intersil Americas Inc. | PWM controller with integrated PLL |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436122A (en) * | 1987-07-30 | 1989-02-07 | Sanyo Electric Co | Phase locked loop circuit |
-
1990
- 1990-06-30 JP JP2173033A patent/JP2745787B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463021A (ja) | 1992-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |