KR0152661B1 - 디지탈 위상 고정-루프 - Google Patents

Abstract

디지탈 위상-고정 루프는 위상 비교기와, 출력 신호가 위상 비교기에서 입력 신호와 비교되는 제어 가능한 발진기와, 상기 발진기 앞에 있는 루프 필터를 포함한다. 상기 필터는 위상 비교기의 최종 위상-측정값을 기억하기 위한 클럭 입력 레지스터와, 출력 신호가 레지스터 입력에 역으로 제공되는 클럭 레지스터를 포함하는 적분기를 포함한다. 위상 비교기의 입력 신호가 없거나, 교란 신호일때, 한 스위칭 신호가 발생되어 루프 필터내의 입력 레지스터를 즉시 삭제하고, 그 스위칭 신호의 출현 이후에, 루프 필터의 적분기 내의 레지스터는 한정된 수의 클럭 사이클 내에서 제로(0)로 리세트된다.

Description

디지탈 위상 고정-루프

제1도는 스위칭 신호가 발생된후에 적분기의 레지스터가 즉시 삭제되는 디지탈 위상-고정 루프의 제 1 실시예를 설명하는 도면.

제2도는 적분기내의 레지스터가 다수의 클럭 사이클을 통해 삭제되는 디지탈 위상-고정 루프의 제 2 실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 위상 비교기 2 : 제어 가능 발진기

8 : 멀티플렉서 13 : 입력 레지스터

14 : 제 1 승산기 15 : 가산기

30 : 제 2 승산기

본 발명은 위상 비교기와, 출력 신호가 상기 위상 비교기에서 한 입력 신호와 비교되는 제어 가능한 발진기와, 발진기 앞에 있는 루프 필터로 위상 비교기의 최종 위상-측정 값을 기억하기 위한 클럭입력 레지스터를 포함하고 있는 출력이 레지스터 입력에 역으로 제공되는 클럭 레지스터를 포함하는 적분기를 갖는 필터 루프를 포함하는 디지탈 위상-고정 루프에 관한 것이다.

위상-고정 루프(PLL)는 입력 신호가 없거나 위상 비교기의 교란 입력 신호가 있는 경우에, 그 신호가 제어 가능한 발진기의 출력 신호와 비교되어, 그 위상 비교기는 제어 가능한 발진기가 그 주파수 내에서의 변화 또는 그 최소와 최대 값 사이의 변화를 일으키게 하는 잘못 또는 우발적인 출력 신호를 제공한다. 그러나, 그들 효과는 바람직하지 않고, 역으로, 발진기가 그 비율 주파수에서 발진하는 것이 바람직하다.

아날로그 위상-고정 루프에 대해서, 한 회로장치는 위상 비교기의 입력 신호가 없을때 최종 조정된 주파수에서 발진기를 유지하기 위해 시도하는 미합중국 특허 제 3,882,412 호에 공지되어 있다. 상기는 최종, 실제 측정된 값을 기억하여 입력 신호가 없을때 위상-고정 루프에 제공하는 디지탈 회로에 의해 실행된다. 그러나, 이러한 장치는 디지탈 루프 필터에 적당하지 못하여, 순환 기능을 갖는 디지탈 루프 필터에 특히 적당하다.

본 발명의 목적은 위상 비교기의 입력 신호가 없거나, 그 신호가 교란 신호일때 한정된 주파수의 신호를 제어 가능한 발진기가 공급하는 디지탈 위상-고정 루프를 제공하는 것이다.

본 발명에 따라, 상기 목적을 달성할 수 있는데, 위상 비교기의 입력 신호가 없거나, 교란 입력 신호가 있는 경우 한 스위칭 신호가 발생되어 루프 필터내의 입력 레지스터를 즉시 삭제하고, 그 스위칭 신호의 출현이후에 루프 필터의 적분기내의 레지스터는 제한된 수의 클럭 사이클에서 제로(0)로 리세트 되므로서 상기 목적을 달성할 수 있다.

만일, 위상 비교기에 인가된 입력 신호가 교란되거나, 예를들면, 잡음이 존재하거나, 그 입력 신호가 없을때면, 위상 판별기는 위상 판별기의 구조에 따라서 변화값을 제공하고 최종 위상 측정 결과를 매번 제공한다. 결과로서 생기는 중요성(발진기의 잘못되거나 변화하는 주파수)을 제거하기 위해, 루프 필터의 입력 레지스터는 즉시 삭제된다. 만일, 루프 필터가 적분부 뿐만아니라 비례부도 제공하는 방식으로 구성된다면, 그 비례부는 루프 필터의 입력 레지스터가 삭제될때 제로(0)로 리세트된다.

그러나, 루프 필터내의 적분기는 입력 레지스터가 삭제된 이후에 출력 신호, 즉, 입력 레지스터가 삭제되기 전에 제공된 신호를 제공할 것이다. 그러므로, 적분기내의 레지스터는 스위칭 신호가 발생된 후에 리세트 된다. 이것은 늦어도 제한된 수의 클럭 사이클 내에서 제외하고 즉시 실행되지 않는다. 리세팅 처리는 단계적으로 선택 실행될 수 있는데 레지스터는 한 클럭 사이클 내에서 완전히 삭제되지 않는다.

또한, 적분기의 레지스터가 삭제될때, 루프 필터는 비출력 신호를 제공하거나, 제로인 출력 신호를 제공하여, 실제로 배열된 제어 가능한 발진기가 그 비율 주파수에서 발진한다.

예를들어, 입력 신호의 레벨은 스위칭 신호를 얻기 위해 이용될 수 있다.

상기와 같은 형태의 디지탈 위상-고정 루프는, 예를들어, 수평 편향을 제어하기 위해 제공된 위상-고정 루프가 본 발명에 따라 구체화 될수 있는 텔레비젼 수신기에서 유리하게 적용될 수 있다. 한 텔레비젼 수상기에 대해서, 상기는 부가적인 장점을 갖는데, 입력 신호가 없거나, 잡음 입력 신호가 있는 경우에 수평 편향은 비율 주파수에서 동작하여, 화상 또는 문자 중첩이 남아 있을 수 있다. 텔레비젼 응용에 대해서 스위칭 신호는 발생될 수 있는데, 동기화 펄스가 정확히 인식되는지 혹은 인식 안되는지에 따라 발생된다.

본 발명의 다른 실시예에 따라, 스위칭 신호는 적분기의 레지스터를 즉시 삭제한다. 이 경우에, 루프 필터의 출력 신호는, 적분기가 출력 신호를 더 이상 제공하지 않기 때문에, 스위칭 신호가 발생된 후에 즉시 제로(0)로 리세트된다.

본 발명의 다른 실시예는 다음과 같은 특징이 있는데, 스위칭 신호의 출현순간부터 적분기내의 레지스터의 출력 신호는 음의 인수에 의해 승산이후 레지스터 입력에 역으로 제공된다.

만일, 적분기내의 레지스터의 출력 신호는 스위칭 신호가 나타난 후와 음의 인수로 승산 이후의 레지스터 입력에 역으로 제공된다면, 레지스터의 내용은 제로 값이 될때까지 다수의 클럭 사이클을 통해 감소된다. 그 결과, 적분기의 출력 신호와 루프 필터의 출력 신호는 제로(0)로 천천히 감소된다. 이것은 특히 발진기 주파수의 빠른 변화가 바람직하게 되지 못하는 응용에 특히 유리하게 된다. 이것은 특히, 수평 편향 출력단에 과부하가 걸리지 않게하기 위해 그 수평 주파수가 오로지 천천히 변화할 수 있는 상기 언급된 텔레비젼 수상기에 적합하다.

본 발명의 실시예는 첨부된 도면을 참조로하여 보다 상세히 설명될 것이다.

제1도에 도시된 위상-고정 루프는 공지된 방법으로 동작하는 제어 가능 발진기(2)와 위상 비교기(1)를 포함하는데, 본 도면에는 개략적으로 도시되어 있다. 상기 위상 비교기(1)는 입력 신호가 나타나는 제 1 입력(3)을 갖는데, 그 주파수와 위상 위치는 상기 위상 비교기에서 제 2 입력(4)에서 나타나는 신호와 비교된다. 위상 비교기의 출력(5)은 측정된 결과를 제공한다. 그 입력(4)에 나타나고 입력(3)에 나타나는 입력 신호와 비교된 신호는 발진기의 출력에서 나타나는 신호인데, 그 신호는 또한 디지탈 위상-고정 루프의 출력 신호이다.

위상 비교기(1)의 출력에서 나타나는 출력 신호는 도면에서 상세히 도시된 루프 필터에 인가되는데, 그 필터는 제어 가능한 발진기(2)의 입력(7)에서 이용되기 전에 그 신호를 여과한다.

이 루프 필터는 소정의 방법으로 디지탈 위상 고정 루프의 특성을 타나내기 위한 목적에 특히 이용된다.

제 1 입력(9)이 위상 비교기(1)의 출력에 접솝된 멀티플렉서(8)는 디지탈 루프 필터의 입력에 배열된다. 이 멀티플렉서(8)의 제 2 입력(10)에는 한 고정된 저-레벨 신호가 인가된다. 멀티플렉서의 다른 입력(11)은 그 입력(9)에서의 입력 신호나 그 입력(10)에서의 입력 신호중 어느한 신호가 멀티플렉서(8)의 출력(12)에 인가됨에 따라 스위칭 신호(S)를 수신한다. 이것은 제 1 입력(9)이 스위칭 신호(S)의 저-레벨인 경우에 출력(12)에 접속되고, 제 2 입력(10)이 스위칭 신호(S)의 고-레벨인 경우에 출력(12)에 접속되는 방식으로 실행된다.

멀티플렉서(8)의 출력(12)에 나타나는 신호는 루프 필터의 입력 레지스터(13)에 인가된다. 이 입력 레지스터(13)는 클럭 신호(clk)에 의해 클럭된다.

그 입력 레지스터(13)의 출력 신호는제 1 승산기(14)와 제 2 승산기(30)에 인가된다. 이 승산기(14)의 출력신호는 가산기(16)의 제 1 입력(15)에 인가된다.

승산기(30)의 출력 신호는 다른 가산기(18)의 제 1 입력(17)에 인가된다. 가산기(18)의 출력 신호는 레지스터(20)의 입력(19)에 인가된다. 레지스터(20)의 출력(21)은 그 한 단부에서 가산기(16)의 제 2 입력에 접속되고, 다른 단부에서 가산기(18)의 제 2 입력(23)에 접속된다. 스위칭 신호(clk)는 레지스터(13) 뿐만 아니라 레지스터(20)에 인가된다. 스위칭 신호(S)는 멀티플렉서(8) 뿐만 아니라 레지스터(20)의 다른 입력(24)에 인가된다. 레지스터(20)는 스위칭 신호(S)가 저-레벨에서 고-레벨로 변화할때 그 스위칭 신호(S)에 의해 삭제된다.

제1도에 도시된 디지탈 위상-고정 루프의 동작은 다음과 같다.

비교기(1)에서 한 입력(3)에 인가된 입력 신호는 주파수와 위상 위치에서 발진기(2)의 출력 신호와 비교된다. 만일 그 입력 신호가 충분한 레벨을 갖고, 방해받지 않는다면, 그 스위칭 신호(S)는 저레벨을 갖는다. 그러면, 멀티플렉서(8)는 위상 비교기의 출력 신호를, 신호(clk)에 의해 클럭된 신호가 판독되는 입력 레지스터에 인가한다. 그 레지스터(13)의 출력 신호는 출력이 가산기(16)에 접속된 승산기(14)에 인가된다. 레지스터(13)의 출력 신호에 비례한 값이 그 경로를 통해 가산기(16)에 도착하는데, 즉, 루프 필터의 출력에 도착한다. 더욱이, 그 출력 신호는 가산기(18)와 레지스터(20)를 포함하는 적분기에 인가된다. 승산기는 적분기 앞에 있다. 그 적분기는 승산기(30)에 의해 제공된 신호가 레지스터의 출력 신호를 부가하는 동안 레지스터에 판독된다. 그러므로, 순환 기능을 갖는다. 승산기(14)에 의해 이용될 수 있는 비례부와 적분기에 의해 이용될 수 있는 적분부는 가산기(16)내에서 가산되어 발진기(2)에 인가된다. 승산기(14 및 30)의 인수(factor)의 적당한 선택에 의해, 비례 및 적분부는 서로에 대해서 비례적으로 조정될 수 있다. 이러한 조정은 특히 루프 필터의 감쇠 및 특성 주파수를 조정할 수 있다.

지금까지 기술된 기능에 대해서는 위상 비교기(1)의 입력(3)에서 나타나는 입력 신호가 충분한 레벨을 갖고 교란되지 않는다는 가정이 있었다. 그러나, 만일 그러한 가정이 없이, 즉, 그 입력 신호가 없거나 더 이상 나타나지 않거나, 교란 신호일 때, 예를들어, 잡음이 있게 된다면, 한 스위칭 신호(S)는 공지된 방법으로 발생된다. 도면에 도시된 실시예는 위상 비교기의 입력 신호가 부재 혹은 교란될때 스위칭 신호(S)가 저레벨에서 고레벨로 변화 한다는 가정을 기초로 한다. 그러면, 멀티플렉서(8)는 그 제 2 입력(10)으로 스위치 된다. 그 결과, 그 입력에 나타나는 저-레벨 신호는 클럭 신호(clk)의 다음 클럭에 의해 판독되는 레지스터(13)에 인가된다. 입력 레지스터(13)를 삭제하는 결과로, 비례부는 즉시 제로(0)로 감소하게 된다. 입력 레지스터(13)가 삭제된 후에, 가산기(16)의 입력(15)에서 즉시 제로를 나타낸다. 그 다음으로 레지스터(20)의 출력(21)에서도 제로가 나타나므로, 적분기, 레지스터(20)의 출력에서 입력(24)에 인가된 스위칭 신호(S)에 의해 삭제된다. 그러면, 적분부 또한 제로로 감소하게 된다. 또한, 적분기(20)의 레지스터 내용은 신호(clk)의 다른 클럭 사이클에서 제로로 남게되어, 가산기(16)의 출력 신호와 제어 가능 발진기(2)의 입력(7)에서의 신호는 영구적으로 제로로 남게된다. 결과적으로, 제어 가능 발진기(2)는 그 비율 주파수에서 발진한다.

제2도에 도시된 디지탈 위상-고정 루프는 제1도에 도시된 위상-고정 루프와 상이한데, 특히, 스위칭 신호(S)가 발생할때 적분기 내의 레지스터가 즉시 삭제되지 않고, 신호(clk)의 다수의 클럭에 의해 단계적으로 삭제된다는 점이 서로 다르다.

제2도에 도시된 위상-고정 루프는 위상 비교기(1), 멀티플렉서(8), 입력 레지스터(13), 승산기(14), 승산기(15), 가산기(16) 및 제어 가능한 발진기(2)가 관련되는한 제1도의 위상-고정 루프와 동일한 방법으로 배열된다. 그러나, 제2도에 도시된 위상-고정 루프의 적분기는 상이한 구조를 갖는다.

승산기(30)의 출력 신호는 멀티플렉서(32)의 제 1 입력(31)에 인가된다. 멀티플렉서(32)의 출력(33)은 출력(36)이 레지스터(38)의 입력(37)에 접속된 가산기(35)의 제 1 입력(34)에 접속된다. 레지스터(38)는 입력(39)에 인가된 클럭 신호(clk)에 의해 클럭된다. 레지스터(38)의 출력(40)은 가산기(16)의 제 2 입력(22)에 접속되고, 가산기(35)의 제 2 입력(41)과 승산기(43)의 입력(42)에 접속된다. 승산기(43)의 출력(44)은 멀티플렉서(32)의 제 2 입력(45)에 접속된다. 스위칭 신호(S)는 멀티플렉서(32)의 스위칭 입력(46)에 인가된다.

제2도에 도시된 루프 필터는 멀티플렉서(8), 입력 레지스터(13) 및 승산기(14)가 가산기(16)에 인가된 루프 필터의 입력 신호의 비례부를 통해 관련되는 한 제1도에 도시된 루프 필터와 동일한 방법으로 동작한다. 그러나, 가산기(16)의 제 2 입력(22)에 인가된 적분부는 약간 다른 방법으로 얻는다.

스위칭 신호(S)가 저-레벨, 즉, 위상 비교기(1)의 입력 신호가 교란되지 않고 충분한 레벨을 갖는다는 초기 가정될 것이다. 그러면, 멀티플렉서(32)는 제 1 입력(31)에 스위치된다. 가산기(35)를 통해, 멀티플렉서(32)의 출력 신호는 출력 신호가 가산기(35)에도 인가되는 레지스터(38)에 도달한다. 적분기가 동작하는 방법까지는 제1도에 도시된 적분기의 동작 방법과 동일하다.

그러나, 스위칭 신호(S)가 저-레벨에서 고-레벨로 전환하면, 멀티플렉서(32)는 제 2 입력(45)으로 전환되는데, 그 입력에 나타나는 입력 신호가 출력(33)에 인가된다. 그러므로, 가산기(35)의 제 1 입력(34)은 레지스터(40)의 출력 신호를 수신하는데, 그 신호는 -1 보다 작은 음의 인수로 승산기 내에서 승산된다. 레지스터(38)의 불변 출력 신호가 이전과 같이 가산기(41)의 제 2 입력에 인가되기 때문에, 가산기(35)의 출력(36)은 레지스터(40)의 출력 신호보다 경미하게 작은 출력 신호를 제공한다. 가산기(36)의 출력 신호가 각각의 클럭(clk)에 의해 레지스터(38)로 판독되기 때문에, 레지스터(38)의 메모리 내용은, 각각의 클럭 사이클에 의해 경미하게 감소된다. 그 감소의 범위는 동작하는 승산기(43)의 인수에 의해 조정될 수 있다. 그러나, 다른 경우에 있어서, 그 인수는 레지스터(38)의 메모리 내용만이 감소되기 때문에 -1 보다 작게 되야한다. 인수의 선택은 제어 가능한 발진기(2)가 위상 비교기(1)에 인가된 입력 신호의 실폐 또는 교란 이후에 다시 비율 주파수에서 발진한 이후의 시간에 영향을 주는 가능성을 제공한다. 따라서, 이 루프 필터는 입력 신호의 실폐 또는 교란 이후에 다시 비율 주파수로 발진기가 천천히 복귀하는 다른 장점을 갖는다. 상기와 같이 실행되는 시간은 승산기(43)의 인수에 의해 영향을 줄수 있다.

제2도에 도시된 디지탈 위상-고정 루프의 특성은 발진기(2)의 출력 신호 주파수의 너무 빠른 변화가 바람직하지 못하게 가끔 발생하기 때문에 많은 응용에 중요하게된다. 이것은, 또한 편향 출력단에 과부하가 걸리기 때문에, 수직 또는 수평 편향에 이용된 위상-고정 루프의 주파수가 너무 빠른 시간에 변화되지 않아야 하는 텔레비젼 수상기의 응용에 적용된다.

Claims (4)

1. 위상 비교기(1), 출력 신호가 상기 위상 비교기(1)내에서 한 입력 신호와 비교되는 제어 가능한 발진기(2), 상기 위상 비교기의 최종 위상-측정 값을 기억하기 위한 클럭 입력 레지스터(13)를 포함하여 상기 발진기(2) 앞에 있는 루프 필터와, 출력 신호가 레지스터 입력(18, 37)에 역으로 제공되는 클럭 레지스터(20, 38)을 갖는 적분기를 구비하는 루프 필터를 포함하는 디지탈 위상-고정 루프에 있어서, 상기 위상 비교기(1)의 입력 신호가 없거나, 교란 신호인 경우에, 발생된 스위칭 신호는 루프 필터내의 입력 레지스터(13)를 즉시 삭제하고, 그 스위칭 신호의 출현 이후에 루프 필터의 적분기내의 레지스터(20, 38)는 제한된 수의 클럭 사이클내에서 제로(0)로 리세트되는 것을 특징으로 하는 디지탈 위상-고정 루프.
2. 제1항에 있어서, 상기 스위칭 신호는 적분기내의 레지스터(20)를 즉시 삭제하는 것을 특징으로 하는 디지탈 위상-고정 루프.
3. 제1항에 있어서, 상기 스위칭 신호는 출현 순간부터 적분기내의 레지스터(38)의 출력 신호는 음의 인수(factor)에 의해 승산 이후에 레지스터 입력(37)에 역으로 제공되는 것을 특징으로 하는 디지탈 위상-고정 루프.
4. 제3항에 있어서, 상기 적분기내의 레지스터(38)는 레지스터(38)의 출력 신호와 멀티플렉서(32)의 출력 신호가 인가되는 가산기(35)에 대해서 선행되고, 멀티플렉서(32)는 적분되는 신호가 인가되는 제 1 입력(31)과 -1 보다 작은 음의 인수에 의해 승산된 적분기의 출력 신호가 인가되는 제 2 입력(45)을 가지며, 상기 멀티플렉서(32)의 출력은 스위칭 신호의 주기 동안 제 2 입력(45)에 인가된 신호와 다른 주기 동안 제 1 입력(31)에 인가된 신호를 전달하는 것을 특징으로 하는 디지탈 위상-고정 루프.