JP2704000B2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JP2704000B2 JP2704000B2 JP1158590A JP15859089A JP2704000B2 JP 2704000 B2 JP2704000 B2 JP 2704000B2 JP 1158590 A JP1158590 A JP 1158590A JP 15859089 A JP15859089 A JP 15859089A JP 2704000 B2 JP2704000 B2 JP 2704000B2
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- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期ループ（以下PLLと略す）回路に関
し、特に外部からの制御信号により分周比を切り替え
て、位相比較器に入力できるPLL回路に関する。
し、特に外部からの制御信号により分周比を切り替え
て、位相比較器に入力できるPLL回路に関する。
従来、この種のPLL回路は第２図に示す回路図となっ
ていた。fS±ΔfSの範囲で可変するVCO1の信号は÷Ｐの
分周器３を介し、さらに外部からの制御端子CONTの信号
に応じ、分周器３の出力をさらに÷Ｎするための分周器
５を介した信号かあるいはそのままの信号かを選択する
セレクタ回路７がもうけられ、位相比較器８の第１の入
力Ｓにはいる信号を切りかえる。一方、基準クロックと
なる周波数fRのOSC2の信号は÷Ｒの分周器４を介し、前
述のVCO1の信号の場合と同様に制御端子CONTに応じ÷Ｎ
するかそのまま出力するかをセレクタ回路７で選択され
位相比較器８の第２の入力Ｒに入力される。位相同期状
態では位相比較器８の第１の入力Ｓと第２の入力Ｒの周
波数は等しくなる。すなわちfS/P＝fR/Rとなる。位相比
較器８の出力はチャージポンプ回路９を介し、ローパス
フィルタ10を通し、VCO1に帰還され一巡のループとなっ
ている。外部からの制御端子CONTは、ローパスフィルタ
の定数切り替えも行なっている。PLL回路が、ロックす
る以前にはロックするまでの時間を短くするのがこのま
しいため、位相比較器８の入力はなるべく周波数が高い
方が良く、このため÷Ｎ分周器5,6を介さないで位相比
較器に入力する。またロックがかかった状態では、周波
数安定度を増すためには位相比較器の入力を低くし、ロ
ーパスフィルタのループゲインを高くする必要がある。
このために外部の制御信号でロックがかかるまでは高い
周波数でループを構成し、ロックがかかってから安定度
をますために切り替える方法が有効であった。
ていた。fS±ΔfSの範囲で可変するVCO1の信号は÷Ｐの
分周器３を介し、さらに外部からの制御端子CONTの信号
に応じ、分周器３の出力をさらに÷Ｎするための分周器
５を介した信号かあるいはそのままの信号かを選択する
セレクタ回路７がもうけられ、位相比較器８の第１の入
力Ｓにはいる信号を切りかえる。一方、基準クロックと
なる周波数fRのOSC2の信号は÷Ｒの分周器４を介し、前
述のVCO1の信号の場合と同様に制御端子CONTに応じ÷Ｎ
するかそのまま出力するかをセレクタ回路７で選択され
位相比較器８の第２の入力Ｒに入力される。位相同期状
態では位相比較器８の第１の入力Ｓと第２の入力Ｒの周
波数は等しくなる。すなわちfS/P＝fR/Rとなる。位相比
較器８の出力はチャージポンプ回路９を介し、ローパス
フィルタ10を通し、VCO1に帰還され一巡のループとなっ
ている。外部からの制御端子CONTは、ローパスフィルタ
の定数切り替えも行なっている。PLL回路が、ロックす
る以前にはロックするまでの時間を短くするのがこのま
しいため、位相比較器８の入力はなるべく周波数が高い
方が良く、このため÷Ｎ分周器5,6を介さないで位相比
較器に入力する。またロックがかかった状態では、周波
数安定度を増すためには位相比較器の入力を低くし、ロ
ーパスフィルタのループゲインを高くする必要がある。
このために外部の制御信号でロックがかかるまでは高い
周波数でループを構成し、ロックがかかってから安定度
をますために切り替える方法が有効であった。
上述した従来のPLL回路では、外部からの制御端子CON
Tの信号がPLL回路の同期ループ内の信号と非同期のた
め、制御端子CONTの信号のタイミングによりロックがは
ずれることがある。図３はロックがはずれたタイミング
を示すタイムチャートである。÷Ｐ出力が“H"で、÷Ｒ
出力が“L"の時に制御信号がきた時に、位相比較器のＲ
入力側にだけパルスを生じロックをはずしてしまう。こ
の結果、制御信号により分周比を切りかえる際にロック
がはずれ、再びロック状態に引き込むまで長い時間を要
してしまうという欠点があった。
Tの信号がPLL回路の同期ループ内の信号と非同期のた
め、制御端子CONTの信号のタイミングによりロックがは
ずれることがある。図３はロックがはずれたタイミング
を示すタイムチャートである。÷Ｐ出力が“H"で、÷Ｒ
出力が“L"の時に制御信号がきた時に、位相比較器のＲ
入力側にだけパルスを生じロックをはずしてしまう。こ
の結果、制御信号により分周比を切りかえる際にロック
がはずれ、再びロック状態に引き込むまで長い時間を要
してしまうという欠点があった。
本発明のPLL回路は、上記のようなそのレベル変化が
非同期に生じる制御信号から、そのレベル変化が基準ク
ロック（基準信号）およびPLLをかけられる信号クロッ
ク（発振信号）の両方に同期して生じる信号を得、これ
を分周比の切り替え信号とする回路手段を設けたことを
特徴としている。好ましい実施例では、制御端子CONTの
信号をＤプリップフロップ（DFF）のＤ入力に入力し、D
FFのクロック入力には、基準クロックとPLLをかけられ
る信号クロックの両者に同期した入力を行ない、Ｄフリ
ップフロップの出力信号で分周器の切り替えを行なうこ
とを特徴とする。
非同期に生じる制御信号から、そのレベル変化が基準ク
ロック（基準信号）およびPLLをかけられる信号クロッ
ク（発振信号）の両方に同期して生じる信号を得、これ
を分周比の切り替え信号とする回路手段を設けたことを
特徴としている。好ましい実施例では、制御端子CONTの
信号をＤプリップフロップ（DFF）のＤ入力に入力し、D
FFのクロック入力には、基準クロックとPLLをかけられ
る信号クロックの両者に同期した入力を行ない、Ｄフリ
ップフロップの出力信号で分周器の切り替えを行なうこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明を表わす回路図である。fS±ΔfSの範
囲で可変するVCO1の出力は、スケールダウンするための
÷Ｐ分周器３を介し、さらに÷Ｎの分周器５に接続され
ている。一方基準クロックfRのOSC2はこれもスケールダ
ウンするための÷Ｒ分周器を介し、さらに÷Ｎの分周器
６に接続されている。÷Ｐ分周器３と÷Ｒ分周器４の出
力はPLLがロックがかかった状態では同一周波数となる
よう÷Ｐと÷Ｒの値がえらばられる。位相比較器PD8の
二つの入力（Ｓ入力,R入力）は、前段にもうけられたセ
レクタ回路７によって、÷Ｎ分周回路を介するか介さな
いかをそれぞれ選択される。さらに位相比較器（PD）８
の二つの出力（Ｕ出力,D出力）はチャージポンプ回路
（CHGP）９、さらにローパスフィルタ（LPF）10を介
し、VCO1に帰還がかかり、一連のループが構成されてい
る。ここで、セレクタ回路の制御や、÷Ｎ分周器５およ
び÷Ｎ分周器６のリセット制御や、ローパスフィルタ10
のカットオフの切替を制御する信号は、fSの÷Ｐ分周後
のクロックとfRの÷Ｒ分周後のクロックのAND回路11の
出力のクロックと同期したDFF回路12によって遅延した
信号をつかう。DFF回路12のＤ入力は、制御端子（CON
T）により分周比切替制御される。本回路構成により制
御端子（CONT）からの分周比切替制御信号が、VCO1の信
号fSやOCS2の信号fRに同期しないタイミングで入力され
てきても、DFF回路の出力ではfSあるいはfRのどちらか
には同期することになり、ロック状態の引き込み時間が
膨大になることはない。第４図は本回路構成でのタイム
チャートを示す図である。従来の回路構成ではCONT信号
が÷Ｐ出力が“H"レベルで÷Ｒ出力が“L"レベルの時に
入力された時にロック状態からロックはずれをおこし、
かつ位相が180゜近くずれてロック状態に引き込むまで
に膨大な時間を要していたのに対し、本回路構成では同
一のタイミングでもロックはずれをおこすことなく分周
比切替がおこなえる。
囲で可変するVCO1の出力は、スケールダウンするための
÷Ｐ分周器３を介し、さらに÷Ｎの分周器５に接続され
ている。一方基準クロックfRのOSC2はこれもスケールダ
ウンするための÷Ｒ分周器を介し、さらに÷Ｎの分周器
６に接続されている。÷Ｐ分周器３と÷Ｒ分周器４の出
力はPLLがロックがかかった状態では同一周波数となる
よう÷Ｐと÷Ｒの値がえらばられる。位相比較器PD8の
二つの入力（Ｓ入力,R入力）は、前段にもうけられたセ
レクタ回路７によって、÷Ｎ分周回路を介するか介さな
いかをそれぞれ選択される。さらに位相比較器（PD）８
の二つの出力（Ｕ出力,D出力）はチャージポンプ回路
（CHGP）９、さらにローパスフィルタ（LPF）10を介
し、VCO1に帰還がかかり、一連のループが構成されてい
る。ここで、セレクタ回路の制御や、÷Ｎ分周器５およ
び÷Ｎ分周器６のリセット制御や、ローパスフィルタ10
のカットオフの切替を制御する信号は、fSの÷Ｐ分周後
のクロックとfRの÷Ｒ分周後のクロックのAND回路11の
出力のクロックと同期したDFF回路12によって遅延した
信号をつかう。DFF回路12のＤ入力は、制御端子（CON
T）により分周比切替制御される。本回路構成により制
御端子（CONT）からの分周比切替制御信号が、VCO1の信
号fSやOCS2の信号fRに同期しないタイミングで入力され
てきても、DFF回路の出力ではfSあるいはfRのどちらか
には同期することになり、ロック状態の引き込み時間が
膨大になることはない。第４図は本回路構成でのタイム
チャートを示す図である。従来の回路構成ではCONT信号
が÷Ｐ出力が“H"レベルで÷Ｒ出力が“L"レベルの時に
入力された時にロック状態からロックはずれをおこし、
かつ位相が180゜近くずれてロック状態に引き込むまで
に膨大な時間を要していたのに対し、本回路構成では同
一のタイミングでもロックはずれをおこすことなく分周
比切替がおこなえる。
以上説明したように本発明では、ループの安定性の改
善とループのロック引き込み時間の短縮化の両者を満足
するために行なう分周比切替の際に、切替のための制御
信号（CONT）がいかなるタイミングで入力されても、常
にロック引き込み時間が一瞬で終了する利点がある。
善とループのロック引き込み時間の短縮化の両者を満足
するために行なう分周比切替の際に、切替のための制御
信号（CONT）がいかなるタイミングで入力されても、常
にロック引き込み時間が一瞬で終了する利点がある。
第１図は本発明の具体的な実施例を示す回路図、第２図
は従来の位相同期ループ回路の回路図、第３図は従来の
位相同期レープ回路の不具合状態でのタイムチャート、
第４図は本発明の実施例によるタイムチャートを示す図
である。 １……電圧制御型発振器（VCO）、２……基準信号とな
るリファレンス用発振器（OSC）、３……÷Ｐ分周器、
４……÷Ｒ分周器、5,6……÷Ｎ分周器、７……二個の
セレクタ回路、８……位相比較器（PD）、９……チャー
ジポンプ回路、10……ローパスフィルタ（LPF）、11…
…AND回路、12……Ｄタイプフリップフロップ（Ｄ−F
F）、fOUT……VCO出力、fS……PLL用VCO出力周波数、fR
……リファレンス発振器出力周波数、CONT……外部制御
信号（分周比切替信号）、CNT……制御信号、Ｓ……位
相比較器信号入力、Ｕ……位相比較器UP出力、Ｒ……位
相比較器基準入力、Ｄ……位相比較器DOWN出力、APC…
…自動位相制御信号。
は従来の位相同期ループ回路の回路図、第３図は従来の
位相同期レープ回路の不具合状態でのタイムチャート、
第４図は本発明の実施例によるタイムチャートを示す図
である。 １……電圧制御型発振器（VCO）、２……基準信号とな
るリファレンス用発振器（OSC）、３……÷Ｐ分周器、
４……÷Ｒ分周器、5,6……÷Ｎ分周器、７……二個の
セレクタ回路、８……位相比較器（PD）、９……チャー
ジポンプ回路、10……ローパスフィルタ（LPF）、11…
…AND回路、12……Ｄタイプフリップフロップ（Ｄ−F
F）、fOUT……VCO出力、fS……PLL用VCO出力周波数、fR
……リファレンス発振器出力周波数、CONT……外部制御
信号（分周比切替信号）、CNT……制御信号、Ｓ……位
相比較器信号入力、Ｕ……位相比較器UP出力、Ｒ……位
相比較器基準入力、Ｄ……位相比較器DOWN出力、APC…
…自動位相制御信号。
Claims (1)
- 【請求項１】発振器から出力される発振信号を受け、当
該発振信号を分周比切替信号が第一のレベルの時と第二
のレベルの時とで各々異なる分周比で分周して出力する
第１の分周手段と、基準信号を受け、当該基準信号を前
記分周比切替信号が前記第一のレベルの時と前記第二の
レベルの時とで各々異なる分周比で分周して出力する第
２の分周手段と、前記第１および第２の分周手段の出力
信号の位相差に応答して前記発振器の発振周波数を制御
するための信号を出力する位相比較器とを備える位相同
期ループ回路において、前記位相同期ループ回路がロッ
クしていないことを第１の論理レベル状態によりロック
していることを第２の論理レベル状態によりそれぞれ示
す制御信号と前記発振信号および前記基準信号にそれぞ
れ基づく信号とを受ける回路手段であって、前記制御信
号の前記第１の論理レベル状態から前記第２の論理レベ
ル状態への変化に応答して前記分周比切替信号を前記第
一のレベルから前記第二のレベルへ前記発振信号および
前記基準信号の両方に同期して変化させる回路手段を設
けたことを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158590A JP2704000B2 (ja) | 1989-06-20 | 1989-06-20 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158590A JP2704000B2 (ja) | 1989-06-20 | 1989-06-20 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323718A JPH0323718A (ja) | 1991-01-31 |
| JP2704000B2 true JP2704000B2 (ja) | 1998-01-26 |
Family
ID=15675013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158590A Expired - Fee Related JP2704000B2 (ja) | 1989-06-20 | 1989-06-20 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704000B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2940220B2 (ja) * | 1991-04-20 | 1999-08-25 | 日本電気株式会社 | Ｆｓｋ変調器 |
| JP2773481B2 (ja) * | 1991-08-23 | 1998-07-09 | 日本電気株式会社 | ダイレクトディジタルシンセサイザを用いた局部発振回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128629A (ja) * | 1984-11-27 | 1986-06-16 | Nec Corp | Ｐｌｌ変調器 |
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
-
1989
- 1989-06-20 JP JP1158590A patent/JP2704000B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323718A (ja) | 1991-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |