JP3270418B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ(Phase-Locke
d Loop)回路及びその制御方法に関し、特にグラフィッ
ク処理や通信といった高速で動作するＬＳＩのクロック
同期や逓倍クロック生成に用いられるＰＬＬ回路及びそ
の制御方法に関する。

【０００２】

【従来の技術】このような、ＰＬＬ回路は、一般的に位
相比較器（ＰＤ）、チャージポンプ（ＣＰ）、ループフ
ィルタであるローパスフィルタ（ＬＦ）、電圧制御発振
器（ＶＣＯ）、分周器（ＤＩＶ）といった機能ブロック
で構成されるが、近年高速化が進むにつれ、クロック周
期に対するジッタ（周波数の揺らぎ）の割合が大きくな
ることが問題となっており、ジッタの低減が要求されて
いる。

【０００３】この要請に応えるために、例えば、図１３
に示すように、制御電圧に対する周波数変動率を抑えた
低感度なＶＣＯを用いることで、耐ノイズ性を向上し安
定動作を実現している。図１３を参照すると、各段数に
おける位相補正コントロールバイアスの変化に対するＶ
ＣＯ出力周波数の変化は少ない。

【０００４】ここでは、例えばＶＣＯの周波数範囲を決
定するインバータの数を基準インバータの数の１０倍
（１０段）から１８倍（１８段）とした時の、制御電圧
に対するＶＣＯの発振周波数を示している。なお、イン
バータはループ状に直列に接続され、リングオシレータ
を構成する。

【０００５】また、広範囲の周波数帯で動作可能とする
ため、電圧制御発振器ＶＣＯの周波数範囲を切り替え可
能とし、デバイスの実力に応じ周波数を選択可変にする
ことが提案されている。すなわち、電圧制御発振器ＶＣ
Ｏのインバータの段数を切り替えることにより周波数範
囲を可変とし、１つの周波数範囲ではカバーすることが
できない広範囲の周波数帯での動作を可能としている。

【０００６】この従来例の手法は、図１０、図１１に示
されている。

【０００７】図１０を参照すると、従来例によるＰＬＬ
回路は、位相比較器（ＰＤ）２０１、チャージポンプ
（ＣＰ１）２０２、ループフィルタ（ＬＦ）２０３、電
圧制御発振器（ＶＣＯ）２０４、分周回路（ＤＩＶ）２
０５及びセレクタ回路（ＳＥＬ１）２０６を備える。信
号ＥＮは、セレクタ回路（ＳＥＬ１）２０６の調整機能
を働かせるための信号であり、信号ＣＯＮは、分周器
（ＤＩＶ）２０５の逓倍数を指定する信号であり、信号
ＳＥＬｎは、電圧制御発振器（ＶＣＯ）２０４の基準イ
ンバータの段数を指定する信号である。

【０００８】図１１を参照すると、信号ＥＮがアクティ
ブになると、セレクタ回路（ＳＥＬ１）２０６は、所定
の値の信号ＳＥＬｎを信号ＳＥＬｎの初期値として電圧
制御発振器（ＶＣＯ）２０４に与える（ステップＳ５
１）。次に、電圧制御発振器（ＶＣＯ）２０４の発振周
波数を測定する（ステップＳ５２）。次に、信号ＳＥＬ
ｎの初期値と、測定された発振周波数を基に、目的の発
振周波数を含む周波数範囲で電圧制御発振器（ＶＣＯ）
２０４が発振するような値の信号ＳＥＬｎを電圧制御発
振器（ＶＣＯ）２０４に設定する。ステップＳ５４から
ステップＳ５６では、周波数範囲が固定されたＰＬＬ回
路としてこのＰＬＬ回路は動作する。

【０００９】図１２に別の従来例を示す。図１２のＰＬ
Ｌ回路においては、位相比較器２０１が出力するＵＰ信
号（アップ信号）、ＤＯＷＮ信号（ダウン信号）をカウ
ンタ２０７がアップダウンカウントし、カウンタ２０７
の出力値に応じて選択器２０６が電圧制御発振器２０４
の段数を選択する。

【００１０】

【発明が解決しようとする課題】ＶＣＯの周波数範囲の
選択はイニシャライズ時に行い、ＶＣＯの周波数範囲の
選択は動作中は固定し、制御電圧だけで周波数が変化す
るという動作となる。

【００１１】その結果、周波数ロック後、周囲条件変化
等により周波数がイニシャライズ時に選択した周波数範
囲でカバーしている範囲を外れる場合、再度イニシャラ
イズ実行の必要があり、再ロックまでの時間がかかると
いう欠点がある。

【００１２】さらには、低感度なＶＣＯとしているの
で、基準インバータ１段あたり制御電圧で変化する周波
数範囲が狭いという性質上、デバイスの出来上がりが予
想より大きくばらつき、設計時に予め設定した周波数範
囲選択値からずれてしまった場合、ロックできないとい
う問題もある。

【００１３】また、図１２に示すような、ＰＤからのＵ
Ｐ／ＤＯＷＮパルスのカウントによりＶＣＯの周波数範
囲を切り替える構成を有する場合、周波数範囲切替え
時、制御電圧は切替え前後で変わらないため、ロック周
波数までの変動ステップが多くなり、ロックするまでの
時間が多くかかる。特に、周波数範囲切替わりの境界付
近で顕著である。

【００１４】本発明の主な目的は、周波数範囲可変の電
圧制御発振器ＶＣＯを有するＰＬＬ回路において、周波
数範囲切替え時にも安定して動作するＰＬＬ回路を提供
することにある。

【００１５】

【課題を解決するための手段】本発明によるＰＬＬ回路
は、選択信号に応じて発振周波数範囲が切り替わる周波
数範囲可変型の電圧制御発振器を備えるＰＬＬ回路にお
いて、前記選択信号が切り替わったときに、切り替わり
後の前記電圧制御発振器の発振周波数が切り替わり前の
前記電圧制御発振器の発振周波数と等しくなるように、
切り替わり後の前記電圧制御発振器の制御電圧を設定す
る手段を更に備えることを特徴とする。

【００１６】また、本発明によるＰＬＬ回路は、第１の
選択信号に応じて発振周波数範囲が切り替わる周波数範
囲可変型の電圧制御発振器と、前記電圧制御発振器の出
力信号を分周してフィードバッククロックを出力する分
周器と、レファレンスクロックと前記フィードバックク
ロックとの位相差を検出して、前記位相差に応じてアッ
プ信号又はダウン信号を出力する位相比較器と、前記ア
ップ信号及び前記ダウン信号を第２の選択信号に応じて
並列に又は交叉させて出力する第１の選択回路と、前記
第１の選択回路の２つの出力を互いに相補的に入力する
２つのチャージポンプと、各々が前記２つのチャージポ
ンプの各々により前記第１の選択回路の２つの出力に応
じて互いに相補的にチャージ又はディスチャージされる
２つのループフィルタと、前記２つのループフィルタの
出力のいずれかを、前記第２の選択信号に応じて、前記
電圧制御発振器にその制御電圧として供給する第２の選
択回路と、前記アップ信号又はダウン信号によりカウン
トアップ又はカウントダウンするカウンタと、前記カウ
ンタの値が所定値となったときに前記第１の選択信号及
び第２の選択信号を変化させる第３の選択回路と、を備
えることを特徴とする。

【００１７】更に、本発明によるＰＬＬ回路は、第１の
選択信号に応じて発振周波数範囲が切り替わる周波数範
囲可変型の電圧制御発振器と、前記電圧制御発振器の出
力信号を分周してフィードバッククロックを出力する分
周器と、レファレンスクロックと前記フィードバックク
ロックとの位相差を検出して、前記位相差に応じてアッ
プ信号又はダウン信号を出力する位相比較器と、前記ア
ップ信号及び前記ダウン信号を第２の選択信号に応じて
並列に又は交叉させて出力する第１の選択回路と、前記
第１の選択回路の２つの出力を互いに相補的に入力する
２つのチャージポンプと、各々が前記２つのチャージポ
ンプの出力の各々に接続される２つのコンデンサと、前
記２つのチャージポンプの出力のいずれかを前記第２の
選択信号に応じて選択して出力する第２の選択回路と、
前記第２の選択回路により選択された前記２つのチャー
ジポンプのいずれかにより前記第１の選択回路の２つの
出力に応じてチャージ又はディスチャージされ、出力を
前記電圧制御発振器にその制御電圧として供給するルー
プフィルタと、前記アップ信号又はダウン信号によりカ
ウントアップ又はカウントダウンするカウンタと、前記
カウンタの値が所定値となったときに前記第１の選択信
号及び第２の選択信号を変化させる第３の選択回路と、
を備えることを特徴とする。

【００１８】更に、本発明によるＰＬＬ回路は、選択信
号に応じて発振周波数範囲が切り替わる周波数範囲可変
型の電圧制御発振器と、前記電圧制御発振器の出力信号
を分周してフィードバッククロックを出力する分周器
と、レファレンスクロックと前記フィードバッククロッ
クとの位相差を検出して、前記位相差に応じてアップ信
号又はダウン信号を出力する位相比較器と、出力電圧を
制御電圧として前記電圧制御発振器に供給するループフ
ィルタと、前記アップ信号及び前記ダウン信号に応じ
て、前記ループフィルタをチャージ又はディスチャージ
するチャージポンプと、前記アップ信号又はダウン信号
によりカウントアップ又はカウントダウンするカウンタ
と、前記カウンタの値が所定値となったときに前記選択
信号を変化させる選択回路と、前記選択信号が切り替わ
ったときに、切り替わり後の前記電圧制御発振器の発振
周波数が切り替わり前の前記電圧制御発振器の発振周波
数と等しくなるように、前記ループフィルタの出力電圧
を設定する設定手段と、を備えることを特徴とする。

【００１９】更に、本発明によるＰＬＬ回路は、第１の
選択信号に応じて発振周波数範囲が切り替わる周波数範
囲可変型の電圧制御発振器と、前記電圧制御発振器の出
力信号を分周してフィードバッククロックを出力する分
周器と、レファレンスクロックと前記フィードバックク
ロックとの位相差を検出して、前記位相差に応じてアッ
プ信号又はダウン信号を出力する位相比較器と、２つの
出力を第２の選択信号に応じて相補的に前記アップ信号
及びダウン信号と接続するか無接続とする２つのスイッ
チと、各々が前記２つのスイッチの各々に接続される２
つのチャージポンプと、各々が前記２つのチャージポン
プの各々により前記アップ信号又は前記ダウン信号に応
じてチャージ又はディスチャージされる２つのループフ
ィルタと、前記２つのループフィルタの出力のいずれか
を、前記第２の選択信号に応じて、前記電圧制御発振器
にその制御電圧として供給する第１の選択回路と、前記
アップ信号又はダウン信号によりカウントアップ又はカ
ウントダウンするカウンタと、前記カウンタの値が所定
値となったときに前記第１の選択信号及び第２の選択信
号を変化させる第２の選択回路と、を備えることを特徴
とする。

【００２０】更に、本発明によるＰＬＬ回路は、第１の
選択信号に応じて発振周波数範囲が切り替わる周波数範
囲可変型の電圧制御発振器と、前記電圧制御発振器の出
力信号を分周してフィードバッククロックを出力する分
周器と、レファレンスクロックと前記フィードバックク
ロックとの位相差を検出して、前記位相差に応じてアッ
プ信号又はダウン信号を出力する位相比較器と、２つの
出力を第２の選択信号に応じて相補的に前記アップ信号
及びダウン信号と接続するか無接続とする２つのスイッ
チと、各々が前記２つのスイッチの各々に接続される２
つのチャージポンプと、各々が前記２つのチャージポン
プの出力の各々に接続される２つのコンデンサと、前記
２つのチャージポンプの出力のいずれかを前記第２の選
択信号に応じて選択して出力する第１の選択回路と、前
記第１の選択回路により選択された前記２つのチャージ
ポンプのいずれかにより前記アップ信号又は前記ダウン
信号に応じてチャージ又はディスチャージされ、出力を
前記電圧制御発振器にその制御電圧として供給するルー
プフィルタと、前記アップ信号又はダウン信号によりカ
ウントアップ又はカウントダウンするカウンタと、前記
カウンタの値が所定値となったときに前記第１の選択信
号及び第２の選択信号を変化させる第２の選択回路と、
を備えることを特徴とする。

【００２１】

【発明の実施の形態】本発明は、ＰＬＬ回路における電
圧制御発振器（ＶＣＯ）に供給される電圧を生成する部
分に、２組のチャージポンプとループフィルタ、及びセ
レクタ回路を設けたことを特徴としている。

【００２２】図１は、本発明による最も基本となるＰＬ
Ｌ回路の構成を示しており、このＰＬＬ回路は、位相比
較器（ＰＤ）１０１、チャージポンプ（ＣＰ１）１０
２、ループフィルタ（ＬＦ１）１０３、周波数範囲可変
型電圧制御発振器（ＶＣＯ）（以下、「電圧制御発振器
（ＶＣＯ）」という。）１０４、ＶＣＯ周波数範囲セレ
クタ回路（ＳＥＬ１）（以下、「セレクタ（ＳＥＬ
１）」という。）１０６、分周器（ＤＩＶ）１０５で構
成されるフェーズロックドループ回路（ＰＬＬ）に加
え、チャージポンプ（ＣＰ２）１０８、ループフィルタ
（ＬＦ２）１０９、アップダウンカウンタ（ＣＯＵＮ
Ｔ）（以下、「カウンタ（ＣＯＵＮＴ）」という。）１
０７、セレクタ回路（ＳＥＬ２）１１０、セレクタ回路
（ＳＥＬ３）１１１を備える。セレクタ回路（ＳＥＬ
２）１１０、セレクタ回路（ＳＥＬ３）１１１の構成を
それぞれ図１４（ａ）、（ｂ）に示す。

【００２３】チャージポンプ（ＣＰ１）１０２とチャー
ジポンプ（ＣＰ２）１０８は、位相差に応じた位相比較
器（ＰＤ）１０１からのＵＰ／ＤＯＷＮ信号に対し、そ
れぞれ反対の動作をする。チャージポンプ（ＣＰ１）１
０２はＵＰ信号でチャージ、ＤＯＷＮ信号でディスチャ
ージするのに対し、チャージポンプ（ＣＰ２）１０８は
ＵＰ信号でディスチャージ、ＤＯＷＮ信号でチャージの
動作を実行する。これにより、チャージポンプ（ＣＰ
１）１０２の出力に接続されるループフィルタ（ＬＦ
１）１０３の電位は、位相比較器（ＰＤ）１０１のＵＰ
信号に対し上昇し、ＤＯＷＮ信号に対し下降する。一
方、チャージポンプ（ＣＰ２）１０８の出力に接続され
るループフィルタ（ＬＦ２）１０９の電位は、位相比較
器（ＰＤ）１０１のＵＰ信号に対し下降し、ＤＯＷＮ信
号に対し上昇する。つまり、ループフィルタ（ＬＦ１）
１０３とループフィルタ（ＬＦ２）１０９の２つのルー
プフィルター（ＬＦ）は、それぞれ高／低の逆電位を保
持しており、ループフィルタ（ＬＦ１）１０３の出力電
位が高い電位の時、ループフィルタ（ＬＦ２）１０９の
出力電位は低い電位、逆に、ループフィルタ（ＬＦ１）
１０３の出力電位が低い電位の時、ループフィルタ（Ｌ
Ｆ２）１０９の出力電位は高い電位となる。そして、位
相比較器（ＰＤ）１０１のＵＰ／ＤＯＷＮ信号に合わせ
両ループフィルタ１０３、１０９の出力電位は徐々に逆
方向に変化し、ＵＰ信号でループフィルタ（ＬＦ１）１
０３の出力電位が上昇すればループフィルタ（ＬＦ２）
の出力電位は下降し、ＤＯＷＮ信号でループフィルタ
（ＬＦ１）１０３の電位が下降すればループフィルタ
（ＬＦ２）１０９の出力電位は上昇する。

【００２４】ループフィルタ（ＬＦ１）１０３とループ
フィルタ（ＬＦ２）１０９の２つの出力を、電圧制御発
振器（ＶＣＯ）１０４の周波数範囲切替え時に連動し
て、スイッチ（ＳＥＬ３）１１１で切り替えることによ
り、連続した制御電圧をＶＣＯに供給可能となる。

【００２５】［実施形態１］図１は、本発明の実施形態
１によるＰＬＬ回路の構成を示すブロック図である。図
１に示す実施形態１によるＰＬＬ回路の構成は前述した
のでここでは省略する。

【００２６】位相比較器（ＰＤ）１９１は外部入力であ
るリファレンスクロック（ＲＥＦＣＬＫ）と、電圧制御
発振器（ＶＣＯ）１０４の出力を分周器（ＤＩＶ）１０
５で分周したフィードバッククロック（ＦＢＣＬＫ）と
を入力し、それらの位相を比較し、その位相差に合わせ
フィードバッククロック（ＦＢＣＬＫ）の位相を進める
か、遅らせるかというパルス状のＵＰ／ＤＯＷＮ信号を
出力する。

【００２７】この位相比較器（ＰＤ）１０１からのＵＰ
／ＤＯＷＮ信号はチャージポンプ（ＣＰ１）１０２、チ
ャージポンプ（ＣＰ２）１０８に供給され、チャージポ
ンプ（ＣＰ１）１０２はＵＰ信号に応じ接続するループ
フィルタ（ＬＦ１）１０３をチャージ、あるいはＤＯＷ
Ｎ信号に応じ接続するループフィルタ（ＬＦ１）１０３
をディスチャージする。一方、チャージポンプ（ＣＰ
２）１０８へ供給される位相比較器（ＰＤ）１０１から
のＵＰ／ＤＯＷＮ信号はチャージポンプ（ＣＰ１）１０
２とは逆の入力となっており、位相比較器（ＰＤ）１０
１のＵＰ信号に応じ接続するループフィルタ（ＬＦ２）
１０９をディスチャージ、あるいはＤＯＷＮ信号に応じ
接続するループフィルタ（ＬＦ２）１０９をチャージす
る。

【００２８】カウンタ（ＣＯＵＮＴ）１０７は、位相比
較器（ＰＤ）１０１からのＵＰ／ＤＯＷＮ信号を入力
し、それらをカウントしセレクタ回路（ＳＥＬ１）１０
６に出力している。

【００２９】セレクタ回路（ＳＥＬ１）１０６は、カウ
ンタ（ＣＯＵＮＴ）１０６のカウント値を入力し、カウ
ント値に合わせセレクタ回路（ＳＥＬ２）１１０、セレ
クタ回路（ＳＥＬ３）１１１、及び電圧制御発振器（Ｖ
ＣＯ）１０４へセレクト信号を出力する。セレクタ回路
（ＳＥＬ１）１０６は、カウント値が電圧制御発振器
（ＶＣＯ）１０４の周波数範囲切替え条件になると、電
圧制御発振器（ＶＣＯ）１０４の周波数範囲を切替え
る。それと同時にセレクタ回路（ＳＥＬ３）１１１も連
動してループフィルタ（ＬＦ１）１０３、ループフィル
タ（ＬＦ２）１０９の出力を切替えて、電圧制御発振器
（ＶＣＯ）１０４に入力する。また、同時にセレクタ回
路（ＳＥＬ２）１１０も位相比較器（ＰＤ）１０１から
チャージポンプ（ＣＰ１）１０２、チャージポンプ（Ｃ
Ｐ２）１０８へのＵＰ／ＤＯＷＮ信号を入れ替える。

【００３０】電圧制御発振器（ＶＣＯ）１０４はループ
フィルタ（ＬＦ１）１０３又はループフィルタ（ＬＦ
２）１０９から供給される電位に応じた周波数で発振す
る。その出力は、分周器（ＤＩＶ）１０５に出力され、
そこで分周される。

【００３１】ループフィルタ（ＬＦ１）１０３、ループ
フィルタ（ＬＦ２）１０９はそれぞれ高低逆の電位を保
持し、それらの電位は位相に合わせ上昇、下降の逆方向
に変化する。電圧制御発振器（ＶＣＯ）１０４の周波数
範囲切替えに連動してループフィルタ（ＬＦ１）１０
３、ループフィルタ（ＬＦ２）１０９の出力を切替えて
電圧制御発振器（ＶＣＯ）１０４に供給することで、電
圧制御発振器（ＶＣＯ）１０４は周波数範囲が切替わっ
た時でも連続して周波数を変化させることが可能とな
る。

【００３２】以下、本実施形態の動作につき説明する。
まず、本ＰＬＬ回路は、図６のフローチャートにしたが
って、動作する。

【００３３】スタート時、電圧制御発振器（ＶＣＯ）１
０４では予め設定した周波数範囲が選択され、自走周波
数で発振する。また、カウンタ（ＣＯＵＮＴ）１０７の
値は０にリセットされ、チャージポンプ、ループフィル
タの経路としては、最初にチャージポンプ（ＣＰ１）１
０２、ループフィルタ（ＬＦ１）１０３の経路が選択さ
れる（ステップ１）。

【００３４】次に、位相比較器（ＰＤ）１０１は外部か
ら入力されるリファレンスクロック（ＲＥＦＣＬＫ）
と、電圧制御発振器（ＶＣＯ）１０４の出力を分周器
（ＤＩＶ）１０５で分周して得られたフィードバックク
ロック（ＦＢＣＬＫ）との位相を比較する（ステップ
２）。

【００３５】次に、フィードバッククロック（ＦＢＣＬ
Ｋ）がリファレンスクロック（ＲＥＦＣＬＫ）よりも位
相が遅れている場合、位相比較器（ＰＤ）１０１はＵＰ
信号を出力し（ステップ４）、カウンタ（ＣＯＵＮＴ）
１０７はＵＰ信号により１だけインクリメントされる
（ステップ６）。チャージポンプ（ＣＰ１）１０２は位
相比較器（ＰＤ）１０１のＵＰ信号により、ループフィ
ルタ（ＬＦ１）１０３の電位を下げるように動作する
（ステップ１２）。これによりループフィルタ（ＬＦ
１）１０３の電位が下がり、電圧制御発振器（ＶＣＯ）
１０４の発振周波数は上がる（ステップ１４）。

【００３６】カウンタ（ＣＯＵＮＴ）１０７が１だけイ
ンクリメントされた後で、カウンタ値が２６である場
合、制御電圧は最小電圧である０ｖまで下がり制御可能
な範囲の限界となり電圧制御発振器（ＶＣＯ）１０４の
周波数は周波数範囲を変えない限りこれ以上変化しない
と判断し、セレクタ回路（ＳＥＬ１）１０６は電圧制御
発振器（ＶＣＯ）１０４の周波数範囲を上げるようにＶ
ＣＯ周波数範囲セレクト信号ＳＥＬｎを切替える。それ
と連動してセレクタ回路（ＳＥＬ１）１０６から出力さ
れるセレクト信号により、セレクタ回路（ＳＥＬ２）１
１０、セレクタ回路（ＳＥＬ３）１１１はチャージポン
プ、ループフィルタの経路としてチャージポンプ（ＣＰ
２）１０８、ループフィルタ（ＬＦ２）１０９の経路が
選択されるように切替わる。これにより、電圧制御発振
器（ＶＣＯ）１０４には最大制御電圧である制御電圧
１．０Ｖが入力される。更に、カウンタ（ＣＯＵＮＴ）
１０７の値を−２５にする（ステップ８、１０）。ステ
ップ１０の後は、ステップ１２に進む。

【００３７】再び位相比較が行われ、フィードバックク
ロック（ＦＢＣＬＫ）がリファレンスクロック（ＲＥＦ
ＣＬＫ）よりまだ位相が遅れている場合は、上述のステ
ップ４、６、８、（１０）、１２、１４を動作を繰り返
す。カウンタ（ＣＯＵＮＴ）１０７の値は、２５の時に
１だけインクリメントされると−２５に折り返る（一方
で、−２５の時に１だけデクリメントされると２５に折
り返る）。

【００３８】次に、チャージポンプ（ＣＰ２）１０８、
ループフィルタ（ＬＦ２）１０９が選択されている状態
で説明を続ける。

【００３９】フィードバッククロック（ＦＢＣＬＫ）が
リファレンスクロック（ＲＥＦＣＬＫ）よりも速い場
合、位相比較器（ＰＤ）１０１はＤＯＷＮ信号を出力し
（ステップ５）、カウンタ（ＣＯＵＮＴ）１０７はＤＯ
ＷＮ信号により１だけデクリメントされる（ステップ
７）。チャージポンプ（ＣＰ２）１０８は位相比較器
（ＰＤ）１０１のＤＯＷＮ信号により、ループフィルタ
（ＬＦ２）１０９の電位を上げるように動作する（ステ
ップ１３）。これによりループフィルタ（ＬＦ２）１０
９の電位が上がり、電圧制御発振器（ＶＣＯ）１０４の
発振周波数は下がる（ステップ１５）。

【００４０】１だけデクリメントした後で、カウンタの
値が−２６である場合、制御電圧は最大制御電圧である
１．０ｖまで上がり制御可能な範囲の限界となり電圧制
御発振器（ＶＣＯ）１０４の周波数は周波数範囲を変え
ない限りこれ以上変化しないと判断し、セレクタ回路
（ＳＥＬ１）１０６は電圧制御発振器（ＶＣＯ）１０４
の周波数範囲を下げるよう切替える。それと連動してセ
レクタ回路（ＳＥＬ２）１１０、セレクタ回路（ＳＥＬ
３）１１１は、チャージポンプ、ループフィルタの経路
としてチャージポンプ（ＣＰ１）１０２、ループフィル
タ（ＬＦ１）１０３の経路が選択されるように切替わ
る。これにより、電圧制御発振器（ＶＣＯ）１０４には
最小電圧である制御電圧０Ｖが入力される（ステップ
９、ステップ１１）。更に、カウンタ（ＣＯＵＮＴ）１
０７の値を０にする。

【００４１】再び位相比較が行われ、フィードバックク
ロック（ＦＢＣＬＫ）がリファレンスクロック（ＲＥＦ
ＣＬＫ）よりまだ位相が進んでいる場合は、上述のステ
ップ５、７、９、（１１）、１３、１５を動作を繰り返
す。

【００４２】位相差が無くなった場合、ロックしたと判
断し、ロック信号が出力される（ステップ１６）。

【００４３】なお、ここでのカウンタの値及び、制御電
圧値については一例を示したものであり、回路特性に応
じ適切な値となる。例えば、電圧制御発振器（ＶＣＯ）
１０４の各周波数範囲の一部を重複させて、切り替え時
の制御電圧を制御電圧の最大値又は最小値とはせずに、
最大値又は最小値から所定値だけ異なった値としてもよ
い。こうすることにより、電圧制御発振器（ＶＣＯ）１
０４の周波数範囲を切り替える領域で、ハンチングが起
きることを防止することができる。また、カウンタの折
り返し後の値を０とはせずに、最大値又は最小値から所
定値だけ異なった値としてもよい。更に、ハンチングの
恐れがなければ、最大値又は最小値としても良い。

【００４４】上述したＰＬＬ回路の動作について、タイ
ミング図で示したものが図７である。図７は、フィード
バッククロック（ＦＢＣＬＫ）がレファレンスクロック
（ＲＥＦＣＬＫ）よりも遅れていて、位相比較器（ＶＣ
Ｏ）１０４の周波数範囲が３２（００００１１００Ｂ）
番目のものから３３（００００１１０１Ｂ）番目のもの
に切り替わるときの動作を示している。この図の例で
は、カウンタ（ＣＯＵＮＴ）１０７の値が２５の時に１
だけインクリメントされて２６になると−２５に設定さ
れるとしている。

【００４５】［実施形態２］本発明の実施形態２の基本
的構成は、実施形態１のものと同様であるが、ループフ
ィルタ（ＬＦ）についてさらに工夫している。その構成
を図２に示す。図２において、ループフィルタ（ＬＦ）
１１４の出力端子は電圧制御発振器（ＶＣＯ）１０４の
入力端子に接続され、ループフィルタ（ＬＦ）１０３の
入力端子にはチャージポンプ（ＣＰ１）１０２又はチャ
ージポンプ（ＣＰ２）１０８の経路を切り替えて選択す
るセレクタ回路（ＳＥＬ）１１５の出力端子が接続され
る。チャージポンプ（ＣＰ１）１０２及びチャージポン
プ（ＣＰ２）１０８の出力端子にはそれぞれその出力電
位を保持できるコンデンサ１１２、１１３が付加されて
いる。

【００４６】セレクタ回路（ＳＥＬ３）１１５の構成は
図１４（ｂ）に示す。

【００４７】コンデンサ１１２又はコンデンサ１１３の
電荷により、ループフィルタ（ＬＦ）１１４の出力電位
が接続前のコンデンサコンデンサ１１２又はコンデンサ
１１３の電位とほぼ等しくなるように、瞬時にループフ
ィルタ（ＬＦ）１１４を充電する。このＰＬＬ回路は、
２つのループフィルタ（ループフィルタ（ＬＦ１）１０
３とループフィルタ（ＬＦ２）１０９、を１のループフ
ィルタ（ＬＦ１）１１４で共用したものであり、前述し
た実施形態と基本的な動作は同じであるので、動作の説
明は省略する。

【００４８】本実施形態では、ループフィルタ１個分の
回路及びそのための面積が削減可能となる。

【００４９】［実施形態３］上記の２つの実施形態で
は、原理的には、電圧制御発振器の周波数範囲を切り替
える時の制御電圧のシフトを、２組のチャージポンプ及
びループフィルタを切替えることにより実現している
が、１組のチャージポンプ、ループフィルタにチャージ
・ディスチャージ回路を追加することによっても同様な
ことを実現できる。

【００５０】図３はそのための構成をとる実施形態３に
よるＰＬＬ回路のブロック図である。本実施形態では、
チャージポンプ、ループフィルタを１系統のみとし、ル
ープフィルタ（ＬＦ１）１１７にチャージ回路（ＣＰ
１）１０２に加えチャージ・ディスチャージ回路（ＣＤ
１）１１６を接続し、電圧制御発振器（ＶＣＯ）１０４
の周波数範囲切り替えに連動してループフィルタ（ＬＦ
１）１１７の出力電圧が切り替え後の所定電圧になるよ
うにチャージ・ディスチャージ回路１１６によりチャー
ジ又はディスチャージする。切替後の所定の電圧とは、
周波数範囲の切り替え直前の電圧制御発振器（ＶＣＯ）
１０４の発振周波数と同一の発振周波数でその切り替え
直後の電圧制御発振器（ＶＣＯ）１０４が発振するよう
にするための制御電圧である。

【００５１】従って、ＶＣＯ周波数範囲切替え時におい
て、連続して周波数を変化させることが可能となり、本
発明の目的が達成される。

【００５２】［実施形態４］本実施形態は、実施形態１
を変形した形態である。本実施形態によるＰＬＬ回路の
構成を図４に示す。

【００５３】電圧制御発振器（ＶＣＯ）１０４の隣接す
る周波数範囲を５０％程度オーバラップさせて、使用中
でない方のチャージポンプには位相比較器のＵＰ信号／
ＤＯＷＮ信号を供給せずに、使用中でない方のループフ
ィルタの出力値を制御電圧範囲の中心値付近或いは切替
後の制御電圧となるべき値にしておいて、セレクタ回路
（ＳＥＬ１）１０６の指示により、電圧制御発振器（Ｖ
ＣＯ）１０４の周波数範囲を切り替えた後は、中心付近
の制御電圧或いは切替後の制御電圧となるべき値から電
圧制御発振器（ＶＣＯ）１０４を制御するようにしても
よい。この場合、切り替え直後では、カウンタ（ＣＯＵ
ＮＴ）１０７のカウント値を０とする構成としてもよ
い。また、この場合、セレクタ回路１１０は不要となる
が、ＵＰ信号及びＤＯＷＮ信号をチャージポンプ（ＣＰ
１）１０２へ供給するか否かをセレクタ回路（ＳＥＬ
１）１０６から出力される信号ＳＥＬに応じて制御する
スイッチ１１８を位相比較器（ＰＤ）１０１とチャージ
ポンプ（ＣＰ１）１０２との間に配設し、ＵＰ信号及び
ＤＯＷＮ信号をチャージポンプ（ＣＰ２）１０８へ供給
するか否かをセレクタ回路（ＳＥＬ１）１０６から出力
される信号ＳＥＬに応じて制御するスイッチ１１９を位
相比較器（ＰＤ）１０１とチャージポンプ（ＣＰ２）１
０８との間に配設する。

【００５４】［実施形態５］本実施形態は、実施形態１
を実施形態４と同様に変形した形態である。本実施形態
によるＰＬＬ回路の構成を図５に示す。

【００５５】電圧制御発振器（ＶＣＯ）１０４の隣接す
る周波数範囲を５０％程度オーバラップさせて、使用中
でない方のチャージポンプには位相比較器のＵＰ信号／
ＤＯＷＮ信号を供給せずに、使用中でない方のチャージ
ポンプの出力値を制御電圧範囲の中心値付近或いは切替
後の制御電圧となるべき値にしておいて、セレクタ回路
（ＳＥＬ１）１０６の指示により、電圧制御発振器（Ｖ
ＣＯ）１０４の周波数範囲を切り替えた後は、中心付近
の制御電圧或いは切替後の制御電圧となるべき値から電
圧制御発振器（ＶＣＯ）１０４を制御するようにしても
よい。この場合、切り替え直後では、カウンタ（ＣＯＵ
ＮＴ）１０７のカウント値を０とする構成としてもよ
い。また、この場合、実施形態４と同様に、セレクタ回
路１１０は不要となるが、ＵＰ信号及びＤＯＷＮ信号を
チャージポンプ（ＣＰ１）１０２へ供給するか否かをセ
レクタ回路（ＳＥＬ１）１０６から出力される信号ＳＥ
Ｌに応じて制御するスイッチ１１８を位相比較器（Ｐ
Ｄ）１０１とチャージポンプ（ＣＰ１）１０２との間に
配設し、ＵＰ信号及びＤＯＷＮ信号をチャージポンプ
（ＣＰ２）１０８へ供給するか否かをセレクタ回路（Ｓ
ＥＬ１）１０６から出力される信号ＳＥＬに応じて制御
するスイッチ１１９を位相比較器（ＰＤ）１０１とチャ
ージポンプ（ＣＰ２）１０８との間に配設する。

【００５６】［実施形態６］本実施形態は、実施形態３
を実施形態４、５と同様に変形した形態である。

【００５７】電圧制御発振器（ＶＣＯ）１０４の隣接す
る周波数範囲を５０％程度オーバラップさせて、チャー
ジ・ディスチャージ回路１１６を、ループフィルタ１１
７の出力値を制御電圧範囲の中心値付近或いは切替後の
制御電圧となるべき値にするものとし、セレクタ回路
（ＳＥＬ１）１０６の指示により、電圧制御発振器（Ｖ
ＣＯ）１０４の周波数範囲を切り替えた後は、中心付近
の制御電圧或いは切替後の制御電圧となるべき値から電
圧制御発振器（ＶＣＯ）１０４を制御するようにしても
よい。この場合、切り替え直後では、カウンタ（ＣＯＵ
ＮＴ）１０７のカウント値を０とする構成としてもよ
い。

【００５８】

【発明の効果】このように、動作中に周波数に追従して
ＶＣＯの周波数範囲を可変可能な構成としているので、
デバイスの出来上がりが予想より大きくばらついた場合
においても、必ずロックするポイントが存在する。

【００５９】また、ＰＬＬが一度ロックした後、周囲条
件の変化等により周波数が選択している周波数範囲でカ
バーしている範囲を外れた場合においても、図１１に示
す従来例のように再度イニシャライズ実行の必要がない
ため、再ロックまでの時間が大幅に短縮される。従来例
の場合、例えば、逓倍タイプで３２ＭＨｚ入力５００Ｍ
Ｈｚ出力のＰＬＬとすると、イニシャライズ時間は約
３．１ｍｓｅｃかかっていた。本実施形態では、前述の
ＰＬＬと同タイプで比較すると、イニシャライズ時間が
不要となり、ロックするまでの時間のみとなり、約１６
ｕｓｅｃとなり、０．５％以下に短縮される。

【００６０】さらには、本発明では、電圧制御発振器
（ＶＣＯ）の周波数範囲切替えに連動してチャージポン
プ、ループフィルタを切替える構成としているので、電
圧制御発振器（ＶＣＯ）の周波数範囲が切替わった時で
も連続して周波数を変化させることが可能となる。例え
ば、図１２に示すような、位相比較器（ＰＤ）２０１か
らのＵＰ／ＤＯＷＮ信号のカウントにより電圧制御発振
器（ＶＣＯ）の周波数範囲を切り替える構成を有する従
来例では、周波数範囲切替え時、電圧制御発振器（ＶＣ
Ｏ）の発振周波数は１．１ＧＨｚから１．２ＧＨｚへと
変化するのに対し、本発明では切替え時においてＶＣＯ
の発振周波数は１．１ＧＨｚ一定となる。従って、ロッ
ク周波数まで最短のＳＴＥＰで到達可能となるので、ロ
ックアップ時間の短縮が可能となる。例えば、図１２に
示すような、位相比較器（ＰＤ）からのＵＰ／ＤＯＷＮ
信号のカウントにより電圧制御発振器（ＶＣＯ）の周波
数範囲を切り替える構成を有する従来例では、周波数範
囲切替え時、制御電圧は切替え前後で変わらないため、
ロック周波数までの変動ステップが多くなり、ロックす
るまでの時間が多くかかる。一例を図９に示すと、ＳＴ
ＥＰ数は２０ＳＴＥＰである。これに対し本発明では、
図８に示すように、電圧制御発振器（ＶＣＯ）の周波数
範囲切替わり時に制御電圧がシフトするので、ロック周
波数までの変動ステップは１０ＳＴＥＰとなり、従来と
比較し１／２の時間に短縮される。

【図面の簡単な説明】

【図１】本発明の実施形態１によるＰＬＬ回路の構成を
示すブロック図である。

【図２】本発明の実施形態２によるＰＬＬ回路の構成を
示すブロック図である。

【図３】本発明の実施形態３によるＰＬＬ回路の構成を
示すブロック図である。

【図４】本発明の実施形態４によるＰＬＬ回路の構成を
示すブロック図である。

【図５】本発明の実施形態５によるＰＬＬ回路の構成を
示すブロック図である。

【図６】本発明の実施形態１によるＰＬＬ回路の動作を
示すフローチャートである。

【図７】本発明の実施形態１によるＰＬＬ回路の動作を
示すタイミングチャートである。

【図８】本発明の実施形態によるＰＬＬ回路の動作を示
す遷移図である。

【図９】従来例によるＰＬＬ回路の動作を示す遷移図で
ある。

【図１０】従来例によるＰＬＬ回路の構成を示すブロッ
ク図である。

【図１１】図１０に示す従来例によるＰＬＬ回路の動作
を示すフローチャートである。

【図１２】別の従来例によるＰＬＬ回路の構成を示すブ
ロック図である。

【図１３】周波数範囲可変型の電圧制御発振器の位相補
正コントロールバイアスと出力周波数との各基本インバ
ータ段数毎の関係を示すグラフである。

【図１４】セレクタ回路の回路図である。

【符号の説明】

１０１ 位相比較器（ＰＤ） １０２ チャージポンプ（ＣＰ１） １０３ ループフィルタ（ＬＦ１） １０４ 周波数範囲可変型電圧制御発振器（ＶＣＯ） １０５ 分周器（ＤＩＶ） １０６ ＶＣＯ周波数範囲セレクタ回路（ＳＥＬ１） １０７ アップダウンカウンタ（ＣＯＵＮＴ） １０８ チャージポンプ（ＣＰ２） １０９ ループフィルタ（ＬＦ２） １１０ セレクタ回路（ＳＥＬ２） １１１ セレクタ回路（ＳＥＬ３）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−104748（ＪＰ，Ａ) 特開 平５−199109（ＪＰ，Ａ) 特開 昭50−6259（ＪＰ，Ａ) 特開 平10−28050（ＪＰ，Ａ) 特開 平８−316833（ＪＰ，Ａ) 特開 平７−111453（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/093 - 7/10

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１の選択信号に応じて発振周波数範囲
   が切り替わる周波数範囲可変型の電圧制御発振器と、 前記電圧制御発振器の出力信号を分周してフィードバッ
   ククロックを出力する分周器と、 レファレンスクロックと前記フィードバッククロックと
   の位相差を検出して、前記位相差に応じてアップ信号又
   はダウン信号を出力する位相比較器と、 前記アップ信号及び前記ダウン信号を第２の選択信号に
   応じて並列に又は交叉させて出力する第１の選択回路
   と、 前記第１の選択回路の２つの出力を互いに相補的に入力
   する２つのチャージポンプと、 各々が前記２つのチャージポンプの各々により前記第１
   の選択回路の２つの出力に応じて互いに相補的にチャー
   ジ又はディスチャージされる２つのループフィルタと、 前記２つのループフィルタの出力のいずれかを、前記第
   ２の選択信号に応じて、前記電圧制御発振器にその制御
   電圧として供給する第２の選択回路と、 前記アップ信号又はダウン信号によりカウントアップ又
   はカウントダウンするカウンタと、 前記カウンタの値が所定値となったときに前記第１の選
   択信号及び第２の選択信号を変化させる第３の選択回路
   と、 を備えることを特徴とするＰＬＬ回路。
2. 【請求項２】 第１の選択信号に応じて発振周波数範囲
   が切り替わる周波数範囲可変型の電圧制御発振器と、 前記電圧制御発振器の出力信号を分周してフィードバッ
   ククロックを出力する分周器と、 レファレンスクロックと前記フィードバッククロックと
   の位相差を検出して、前記位相差に応じてアップ信号又
   はダウン信号を出力する位相比較器と、 前記アップ信号及び前記ダウン信号を第２の選択信号に
   応じて並列に又は交叉させて出力する第１の選択回路
   と、 前記第１の選択回路の２つの出力を互いに相補的に入力
   する２つのチャージポンプと、 各々が前記２つのチャージポンプの出力の各々に接続さ
   れる２つのコンデンサと、 前記２つのチャージポンプの出力のいずれかを前記第２
   の選択信号に応じて選択して出力する第２の選択回路
   と、 前記第２の選択回路により選択された前記２つのチャー
   ジポンプのいずれかにより前記第１の選択回路の２つの
   出力に応じてチャージ又はディスチャージされ、出力を
   前記電圧制御発振器にその制御電圧として供給するルー
   プフィルタと、 前記アップ信号又はダウン信号によりカウントアップ又
   はカウントダウンするカウンタと、 前記カウンタの値が所定値となったときに前記第１の選
   択信号及び第２の選択信号を変化させる第３の選択回路
   と、 を備えることを特徴とするＰＬＬ回路。
3. 【請求項３】 第１の選択信号に応じて発振周波数範囲
   が切り替わる周波数範囲可変型の電圧制御発振器と、 前記電圧制御発振器の出力信号を分周してフィードバッ
   ククロックを出力する分周器と、 レファレンスクロックと前記フィードバッククロックと
   の位相差を検出して、前記位相差に応じてアップ信号又
   はダウン信号を出力する位相比較器と、 ２つの出力を第２の選択信号に応じて相補的に前記アッ
   プ信号及びダウン信号と接続するか無接続とする２つの
   スイッチと、 各々が前記２つのスイッチの各々に接続される２つのチ
   ャージポンプと、 各々が前記２つのチャージポンプの各々により前記アッ
   プ信号又は前記ダウン信号に応じてチャージ又はディス
   チャージされる２つのループフィルタと、 前記２つのループフィルタの出力のいずれかを、前記第
   ２の選択信号に応じて、前記電圧制御発振器にその制御
   電圧として供給する第１の選択回路と、 前記アップ信号又はダウン信号によりカウントアップ又
   はカウントダウンするカウンタと、 前記カウンタの値が所定値となったときに前記第１の選
   択信号及び第２の選択信号を変化させる第２の選択回路
   と、 を備えることを特徴とするＰＬＬ回路。
4. 【請求項４】 第１の選択信号に応じて発振周波数範囲
   が切り替わる周波数範囲可変型の電圧制御発振器と、 前記電圧制御発振器の出力信号を分周してフィードバッ
   ククロックを出力する分周器と、 レファレンスクロックと前記フィードバッククロックと
   の位相差を検出して、前記位相差に応じてアップ信号又
   はダウン信号を出力する位相比較器と、 ２つの出力を第２の選択信号に応じて相補的に前記アッ
   プ信号及びダウン信号と接続するか無接続とする２つの
   スイッチと、 各々が前記２つのスイッチの各々に接続される２つのチ
   ャージポンプと、 各々が前記２つのチャージポンプの出力の各々に接続さ
   れる２つのコンデンサと、 前記２つのチャージポンプの出力のいずれかを前記第２
   の選択信号に応じて選択して出力する第１の選択回路
   と、 前記第１の選択回路により選択された前記２つのチャー
   ジポンプのいずれかにより前記アップ信号又は前記ダウ
   ン信号に応じてチャージ又はディスチャージされ、出力
   を前記電圧制御発振器にその制御電圧として供給するル
   ープフィルタと、 前記アップ信号又はダウン信号によりカウントアップ又
   はカウントダウンするカウンタと、 前記カウンタの値が所定値となったときに前記第１の選
   択信号及び第２の選択信号を変化させる第２の選択回路
   と、 を備えることを特徴とするＰＬＬ回路。