KR20070055011A - 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 - Google Patents
전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 Download PDFInfo
- Publication number
- KR20070055011A KR20070055011A KR1020050113217A KR20050113217A KR20070055011A KR 20070055011 A KR20070055011 A KR 20070055011A KR 1020050113217 A KR1020050113217 A KR 1020050113217A KR 20050113217 A KR20050113217 A KR 20050113217A KR 20070055011 A KR20070055011 A KR 20070055011A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- band
- count signal
- oscillation control
- digital value
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 230000010355 oscillation Effects 0.000 claims abstract description 68
- 230000006641 stabilisation Effects 0.000 claims description 24
- 238000011105 stabilization Methods 0.000 claims description 24
- 238000004364 calculation method Methods 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 17
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 17
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 16
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 101100299489 Oryza sativa subsp. japonica PTD gene Proteins 0.000 description 2
- 101100136621 Petunia hybrida PT4 gene Proteins 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Claims (18)
- 발진 콘트롤 신호에 따라 발진하고 대역 선택 디지털 값에 따라 발진 주파수 대역을 변화시키는 전압 제어 발진기를 이용하여 입력 클럭 신호로부터 위상 록킹된 출력 클럭 신호를 생성하는 기본 PLL 회로부; 및상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 대역 콘트롤부를 포함하는 것을 특징으로 하는 위상 동기 루프.
- 제1항에 있어서, 상기 대역 콘트롤부는,상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 비교기;상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 전압 제어 발진기의 동작 주파수 영역을 업데이트할 인에이블 신호를 생성하는 안정화 콘트롤부; 및상기 인에이블 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하여 상기 출력되는 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하고, 상기 인에이블 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하여 상기 출력되는 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 업/다운 카운 터를 포함하는 것을 특징으로 하는 위상 동기 루프.
- 제2항에 있어서, 상기 안정화 콘트롤부는,상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하여 상기 계산 결과에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하여 상기 다운 카운트 신호 또는 상기 업 카운트 신호를 선택할 상기 인에이블 신호를 생성하는 것을 특징으로 하는 위상 동기 루프.
- 제3항에 있어서, 상기 안정화 콘트롤부는,상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하고 상기 생성된 적어도 하나의 임계 기간과 상기 계산된 기간을 비교하여 상기 전압 제어 발진기의 동작 주파수 영역들을 결정하는 것을 특징으로 하는 위상 동기 루프.
- 제4항에 있어서, 상기 안정화 콘트롤부는,상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 것을 특징으로 하는 위상 동기 루프.
- 제2항에 있어서, 상기 안정화 콘트롤부는,상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하는 임계 시간 생성부;상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하는 대역 초과 시간 계산부;상기 적어도 하나의 임계 기간 및 상기 계산된 기간에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하는 대역 업데이트 영역 결정부; 및상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 업/다운 결정부를 포함하는 것을 특징으로 하는 위상 동기 루프.
- 제1항에 있어서, 상기 대역 콘트롤부는,상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 비교기;상기 입력 클럭 신호를 기반으로 생성한 적어도 하나의 임계 기간에 따라 상기 업 카운트 신호의 일부를 선택하여 출력하고, 상기 다운 카운트 신호의 일부를 선택하여 출력하는 안정화 콘트롤부; 및상기 선택된 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게하고, 상기 선택된 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 업/다운 카운터를 포함하는 것을 특징으로 하는 위상 동기 루프.
- 제7항에 있어서, 상기 안정화 콘트롤부는,상기 입력 클럭 신호를 카운트하여 상기 적어도 하나의 임계 기간을 생성하는 임계 시간 생성부;상기 업 카운트 신호 또는 상기 다운 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기간 후에 액티브되는 신호를 생성하는 대역 업데이트 영역 결정부; 및상기 대역 업데이트 영역 결정부의 출력에 따라 선택적으로 상기 업 카운트 신호를 출력하고, 상기 대역 업데이트 영역 결정부의 출력에 따라 선택적으로 상기 다운 카운트 신호를 출력하는 업/다운 결정부를 포함하는 것을 특징으로 하는 위상 동기 루프.
- 제8항에 있어서, 상기 대역 업데이트 영역 결정부는,상기 업 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기간 후에 액티브되는 신호를 생성하는 제1 결정부; 및상기 다운 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기 간 후에 액티브되는 신호를 생성하는 제2 결정부를 포함하는 것을 특징으로 하는 위상 동기 루프.
- 제1항에 있어서,상기 기본 PLL 회로부 및 상기 대역 콘트롤부가 모두 디지털 회로인 것을 특징으로 하는 위상 동기 루프.
- 발진 콘트롤 신호 및 대역 선택 디지털 값에 따라 동작하는 전압 제어 발진기를 이용하여 입력 클럭 신호를 처리하는 방법에 있어서,입력 클럭 신호를 수신하는 단계;상기 전압 제어 발진기를 포함한 기본 PLL 회로에서 상기 입력 클럭 신호와 상기 전압 제어 발진기에서 피드백되는 출력 클럭 신호를 처리하여 상기 발진 콘트롤 신호를 생성하는 단계;상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 대역 선택 디지털 값을 결정하는 단계; 및상기 결정된 대역 선택 디지털 값에 따라 상기 전압 제어 발진기의 발진 주파수 대역을 변화시켜서 위상 록킹된 상기 출력 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
- 제11항에 있어서, 상기 대역 선택 디지털 값을 결정하는 단계는,상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 단계;상기 입력 클럭 신호와 상기 발진 콘트롤 신호에 따라 상기 전압 제어 발진기의 동작 주파수 영역을 업데이트할 인에이블 신호를 생성하는 단계;상기 인에이블 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하여 상기 출력되는 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하는 단계; 및상기 인에이블 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하여 상기 출력되는 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
- 제12항에 있어서,상기 발진 콘트롤 신호가 상기 제1 기준 전압보다 큰 기간 또는 상기 제2 기준 전압보다 작은 기간을 계산하여 상기 계산 결과에 따라 상기 전압 제어 발진기의 동작 주파수를 업데이트할 영역들을 결정하는 단계; 및상기 결정된 영역들에 따라 상기 다운 카운트 신호 또는 상기 업 카운트 신호를 선택할 상기 인에이블 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
- 제13항에 있어서,상기 입력 클럭 신호를 카운트하여 적어도 하나의 임계 기간을 생성하고 상기 생성된 적어도 하나의 임계 기간과 상기 계산된 기간을 비교하여 상기 전압 제어 발진기의 동작 주파수 영역들을 결정하는 것을 특징으로 하는 위상 동기 방법.
- 제14항에 있어서,상기 결정된 영역들을 기반으로 상기 발진 콘트롤 신호가 해당 주파수 영역을 초과하는 일정 시점에 액티브되는 상기 인에이블 신호를 생성하는 것을 특징으로 하는 위상 동기 방법.
- 제11항에 있어서, 상기 대역 선택 디지털 값을 결정하는 단계는,상기 발진 콘트롤 신호와 제1 기준 전압을 비교하여 업 카운트 신호를 생성하고, 상기 발진 콘트롤 신호와 제2 기준 전압을 비교하여 다운 카운트 신호를 생성하는 단계;상기 입력 클럭 신호를 기반으로 생성한 적어도 하나의 임계 기간에 따라 상기 업 카운트 신호의 일부를 선택하여 출력하고, 상기 다운 카운트 신호의 일부를 선택하여 출력하는 단계;상기 선택된 업 카운트 신호에 따라 상기 대역 선택 디지털 값을 크게 하는 단계; 및상기 선택된 다운 카운트 신호에 따라 상기 대역 선택 디지털 값을 작게 하는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
- 제16항에 있어서,상기 입력 클럭 신호를 카운트하여 상기 적어도 하나의 임계 기간을 생성하는 단계;상기 업 카운트 신호 또는 상기 다운 카운트 신호의 액티브 시점으로부터 상기 적어도 하나의 임계 기간 후에 액티브되는 신호를 생성하는 단계;상기 액티브되는 신호에 따라 선택적으로 상기 업 카운트 신호를 출력하는 단계; 및상기 액티브되는 신호에 따라 선택적으로 상기 다운 카운트 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 위상 동기 방법.
- 제 11항 내지 제 17항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록매체.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050113217A KR100817286B1 (ko) | 2005-11-25 | 2005-11-25 | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 |
US11/595,887 US7471159B2 (en) | 2005-11-25 | 2006-11-13 | Phase-locked loop for stably adjusting frequency-band of voltage-controlled oscillator and phase locking method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050113217A KR100817286B1 (ko) | 2005-11-25 | 2005-11-25 | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070055011A true KR20070055011A (ko) | 2007-05-30 |
KR100817286B1 KR100817286B1 (ko) | 2008-03-27 |
Family
ID=38087485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050113217A KR100817286B1 (ko) | 2005-11-25 | 2005-11-25 | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7471159B2 (ko) |
KR (1) | KR100817286B1 (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7973520B2 (en) * | 2007-08-01 | 2011-07-05 | Samsung Electronics Co., Ltd. | Piezoelectric transformer type high-voltage power apparatus and image forming apparatus |
TWI484758B (zh) * | 2009-10-02 | 2015-05-11 | Mstar Semiconductor Inc | 壓控振盪器之控制電路、壓控振盪器之控制方法、快速相位收斂之鎖相迴路及快速相位收斂之鎖相方法 |
US8570113B2 (en) * | 2010-06-23 | 2013-10-29 | Advanced Micro Devices, Inc. | Digital VCO calibration method and apparatus |
KR102375949B1 (ko) * | 2015-01-02 | 2022-03-17 | 삼성전자주식회사 | 주파수 합성기의 출력을 제어하기 위한 장치 및 방법 |
CN111262578B (zh) * | 2020-04-26 | 2020-08-04 | 杭州城芯科技有限公司 | 针对高速ad/da芯片的多芯片同步电路、系统及方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5331292A (en) * | 1992-07-16 | 1994-07-19 | National Semiconductor Corporation | Autoranging phase-lock-loop circuit |
US5610560A (en) * | 1993-04-20 | 1997-03-11 | Rca Thomson Licensing Corporation | Oscillator with switched reactive elements |
US5382922A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Calibration systems and methods for setting PLL gain characteristics and center frequency |
JPH1051304A (ja) | 1996-08-02 | 1998-02-20 | Oki Electric Ind Co Ltd | Pll |
JPH10308666A (ja) | 1997-05-02 | 1998-11-17 | Fujitsu General Ltd | Pll回路 |
US6091304A (en) * | 1998-09-22 | 2000-07-18 | Lg Information & Communications, Ltd. | Frequency band select phase lock loop device |
JP3369982B2 (ja) | 1998-10-30 | 2003-01-20 | 日本電気株式会社 | クロック位相同期回路 |
JP2001016103A (ja) | 1999-06-30 | 2001-01-19 | Toshiba Corp | Pllシンセサイザ |
KR20010017604A (ko) | 1999-08-12 | 2001-03-05 | 윤종용 | 위상동기루프의 제어 장치 및 방법 |
JP2001251186A (ja) | 2000-03-03 | 2001-09-14 | Nec Microsystems Ltd | Pll回路 |
KR100385232B1 (ko) | 2000-08-07 | 2003-05-27 | 삼성전자주식회사 | 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 |
JP2002111492A (ja) | 2000-09-06 | 2002-04-12 | Internatl Business Mach Corp <Ibm> | 位相同期ループ用の自動較正システム |
KR20020046482A (ko) * | 2000-12-14 | 2002-06-21 | 박종섭 | 차지 펌프형 아날로그 위상고정루프 |
US6806786B1 (en) * | 2001-05-15 | 2004-10-19 | Rf Micro Devices, Inc. | Phase-locked loop with self-selecting multi-band VCO |
DE10134640B4 (de) * | 2001-07-17 | 2005-07-14 | Texas Instruments Deutschland Gmbh | PLL-Schaltung und Verfahren zur automatischen Einstellung ihrer Ausgangsfrequenz |
US6683502B1 (en) * | 2002-03-12 | 2004-01-27 | Xilinx, Inc. | Process compensated phase locked loop |
GB2389254B (en) | 2002-05-31 | 2005-09-07 | Hitachi Ltd | Semiconductor integrated circuit device for communication |
KR100528145B1 (ko) | 2002-12-20 | 2005-11-15 | 한국전자통신연구원 | 다중 밴드용 주파수 합성기 및 주파수 합성방법 |
US6903613B1 (en) * | 2002-12-20 | 2005-06-07 | Cypress Semiconductor Corporation | Voltage controlled oscillator |
KR100979741B1 (ko) * | 2003-10-17 | 2010-09-03 | 한라공조주식회사 | 좌우독립 공조장치의 모터 장착구조 |
-
2005
- 2005-11-25 KR KR1020050113217A patent/KR100817286B1/ko active IP Right Grant
-
2006
- 2006-11-13 US US11/595,887 patent/US7471159B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20070121774A1 (en) | 2007-05-31 |
KR100817286B1 (ko) | 2008-03-27 |
US7471159B2 (en) | 2008-12-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109104185B (zh) | 数字锁相环和数字锁相环的操作方法 | |
KR100549868B1 (ko) | 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법 | |
US8487707B2 (en) | Frequency synthesizer | |
KR100793988B1 (ko) | 자기 교정 전압 제어 발진기를 위한 시스템 및 방법 | |
KR100824791B1 (ko) | 클록 체배기 및 클록 체배 방법 | |
KR101082724B1 (ko) | 2π 슬립 검출을 이용하여 위상 동기 루프(PLL)합성기를 거칠게 동조시키는 시스템 및 방법 | |
JPH11163720A (ja) | Pll回路 | |
US20070001770A1 (en) | Phase lock loop and operating method thereof | |
TWI395410B (zh) | 調整鎖相迴路之振盪器的方法與相關之頻率合成器 | |
KR101307498B1 (ko) | 시그마-델타 기반 위상 고정 루프 | |
KR100817286B1 (ko) | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 | |
JP2000252819A (ja) | Pll回路 | |
US20020140470A1 (en) | Mode switching method for PLL circuit and mode control circuit for PLL circuit | |
JP5367075B2 (ja) | Pll周波数シンセサイザ | |
US6518845B2 (en) | PLL frequency synthesizer circuit | |
KR100706575B1 (ko) | 고속 락 기능을 갖는 주파수 합성기 | |
US7352837B2 (en) | Digital phase-locked loop | |
KR102376745B1 (ko) | 위상 고정 루프 및 그것의 동작 방법 | |
US20080036544A1 (en) | Method for adjusting oscillator in phase-locked loop and related frequency synthesizer | |
KR20150044617A (ko) | 인젝션 락킹 기반 주파수 체배기의 피브이티 변화 교정을 위한 장치 및 방법 | |
JP3548557B2 (ja) | フラクショナルn周波数シンセサイザ | |
JP6284728B2 (ja) | Pll回路 | |
TWI411236B (zh) | 相位鎖定迴路電路 | |
JPH10126263A (ja) | 周波数シンセサイザ装置 | |
KR101823790B1 (ko) | 업 또는 다운 펄스 타이밍 매칭을 이용한 저 지터 선형 위상 고정 루프 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130221 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20140221 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20150212 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20160219 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20170221 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20180220 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20190221 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20200225 Year of fee payment: 13 |