JP2003087117A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2003087117A JP2003087117A JP2001272382A JP2001272382A JP2003087117A JP 2003087117 A JP2003087117 A JP 2003087117A JP 2001272382 A JP2001272382 A JP 2001272382A JP 2001272382 A JP2001272382 A JP 2001272382A JP 2003087117 A JP2003087117 A JP 2003087117A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 要求される周波数レンジが広い場合でも、Ｖ
ＣＯゲインを低くすることを可能とし、また安定した動
作を実現するものである。 【解決手段】 選択信号に応じてリングオシレータの段
数を切り替えることにより、発振周波数範囲が切り替わ
る電圧制御発振回路４を備えるＰＬＬ回路において、電
圧制御発振器４の制御電位が定められた上限値または下
限値になったこと検知するコンパレータ９，１０と、そ
の出力により動作するカウンタ７と、その出力値をデコ
ードし、電圧制御発信回路４の段数切り替え信号を生成
するデコーダ８と、を備え、コンパレータ９または１０
の出力信号によって、前記電圧制御発振器の段数を切り
替えるための選択信号を生成する。
ＣＯゲインを低くすることを可能とし、また安定した動
作を実現するものである。 【解決手段】 選択信号に応じてリングオシレータの段
数を切り替えることにより、発振周波数範囲が切り替わ
る電圧制御発振回路４を備えるＰＬＬ回路において、電
圧制御発振器４の制御電位が定められた上限値または下
限値になったこと検知するコンパレータ９，１０と、そ
の出力により動作するカウンタ７と、その出力値をデコ
ードし、電圧制御発信回路４の段数切り替え信号を生成
するデコーダ８と、を備え、コンパレータ９または１０
の出力信号によって、前記電圧制御発振器の段数を切り
替えるための選択信号を生成する。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧制御発振器
（ＶＣＯ）のゲインを低くしたＰＬＬ（フェーズ・ロッ
クド・ループ）ＰＬＬ回路に関する。
（ＶＣＯ）のゲインを低くしたＰＬＬ（フェーズ・ロッ
クド・ループ）ＰＬＬ回路に関する。
【０００２】
【従来の技術】近年、通信機やマイクロプロセッサのク
ロック回路にＰＬＬ回路が多く用いられており、ＰＬＬ
回路に対しての動作周波数範囲の要求が広くなってきて
いる。図１に従来のＰＬＬ回路を示す。
ロック回路にＰＬＬ回路が多く用いられており、ＰＬＬ
回路に対しての動作周波数範囲の要求が広くなってきて
いる。図１に従来のＰＬＬ回路を示す。
【０００３】図１のＰＬＬ回路は、位相比較器３０、ロ
ーパスフィルタ３１、電圧制御発振器（ＶＣＯ）３２及
び分周回路３３を備えている。位相比較器３０は、外部
から入力された基準信号Ｆｒと分周回路３３からの内部
信号との位相を比較し、その位相差に応じたアナログ位
相差信号を出力する。ローパスフィルタ３１は、アナロ
グ位相差信号を積分することにより位相制御信号ＶＣＯ
ＩＮを生成する。
ーパスフィルタ３１、電圧制御発振器（ＶＣＯ）３２及
び分周回路３３を備えている。位相比較器３０は、外部
から入力された基準信号Ｆｒと分周回路３３からの内部
信号との位相を比較し、その位相差に応じたアナログ位
相差信号を出力する。ローパスフィルタ３１は、アナロ
グ位相差信号を積分することにより位相制御信号ＶＣＯ
ＩＮを生成する。
【０００４】ＶＣＯ３２は、位相制御信号ＶＣＯＩＮに
従って基本クロックＦｏを生成する。この際、位相制御
信号ＶＣＯＩＮの電圧（制御電圧）に従ってＶＣＯ３２
の発振周波数が制御される結果、基本クロックＦ０の周
波数が変更される。分周回路３３は、遍倍数Ｎを指定す
る信号ＣＯＮにより分周率が変更され、基本クロックＦ
０を所定の遍倍数Ｎにより分周する。この分周された内
部信号は、位相比較器３０に一方の入力として帰還され
る。
従って基本クロックＦｏを生成する。この際、位相制御
信号ＶＣＯＩＮの電圧（制御電圧）に従ってＶＣＯ３２
の発振周波数が制御される結果、基本クロックＦ０の周
波数が変更される。分周回路３３は、遍倍数Ｎを指定す
る信号ＣＯＮにより分周率が変更され、基本クロックＦ
０を所定の遍倍数Ｎにより分周する。この分周された内
部信号は、位相比較器３０に一方の入力として帰還され
る。
【０００５】図１に示すＰＬＬ回路においては、分周回
路３３の遍倍数のＮ値を換えることによって、出力周波
数を切り替えることができ、Ｆｏ＝Ｎ×Ｆｒの式で表す
ことができる。
路３３の遍倍数のＮ値を換えることによって、出力周波
数を切り替えることができ、Ｆｏ＝Ｎ×Ｆｒの式で表す
ことができる。
【０００６】図２は、図１における電圧制御発振回路
（ＶＣＯ）３２の電圧−周波数特性を示している。
（ＶＣＯ）３２の電圧−周波数特性を示している。
【０００７】目標周波数を達成するためには、ＶＣＯ回
路３２の特性が重要になる。近年では、広帯域周波数が
出力可能なＰＬＬ回路が要求される傾向にあり、その仕
様を満足するためには、図２に示すようなＶＣＯ回路３
２の特性が必要となる。
路３２の特性が重要になる。近年では、広帯域周波数が
出力可能なＰＬＬ回路が要求される傾向にあり、その仕
様を満足するためには、図２に示すようなＶＣＯ回路３
２の特性が必要となる。
【０００８】ところで、ＶＣＯ回路３２の特性は、電源
電圧、温度、プロセスのばらつきで変動するのでその分
を考慮した設計となり、ＶＣＯゲイン（電圧−周波数特
性）が高くなってしまう。しかし、ＶＣＯゲインが高く
なると、外来ノイズによってＶＣＯＩＮ電位が変化した
時に周波数の変動量が大きくなり、ジッタ増大の原因と
なる。
電圧、温度、プロセスのばらつきで変動するのでその分
を考慮した設計となり、ＶＣＯゲイン（電圧−周波数特
性）が高くなってしまう。しかし、ＶＣＯゲインが高く
なると、外来ノイズによってＶＣＯＩＮ電位が変化した
時に周波数の変動量が大きくなり、ジッタ増大の原因と
なる。
【０００９】ジッタを低減するべくＶＣＯゲインを低く
したＰＬＬ回路が色々と提案されている（例えば、特開
２０００−２９９６３６号公報参照）。図３は、ＶＣＯ
ゲインを低くしたＰＬＬ回路の一例を示す回路図であ
る。
したＰＬＬ回路が色々と提案されている（例えば、特開
２０００−２９９６３６号公報参照）。図３は、ＶＣＯ
ゲインを低くしたＰＬＬ回路の一例を示す回路図であ
る。
【００１０】従来のＶＣＯゲインを低減したＰＬＬ回路
は、図３に示すように、位相比較器３０、チャージポン
プ３４、ローパスフィルタ３１、電圧制御発振器（ＶＣ
Ｏ）３２、分周回路３３、カウンタ３５及びデコーダ３
６で構成されている。電圧制御発振器（ＶＣＯ）３２
は、周波数範囲が切り替え可能であり、電圧制御発振器
（ＶＣＯ）３２のインバータの段数を切り替えることに
より周波数範囲が可変であり、１つの周波数範囲ではカ
バーすることができない広範囲の周波数帯での動作を可
能にしている。なお、インバータはループ状に直列に接
続され、リングオシレータを構成している。また、信号
ＣＯＮは、分周回路３３の逓倍数を指定する信号であ
る。
は、図３に示すように、位相比較器３０、チャージポン
プ３４、ローパスフィルタ３１、電圧制御発振器（ＶＣ
Ｏ）３２、分周回路３３、カウンタ３５及びデコーダ３
６で構成されている。電圧制御発振器（ＶＣＯ）３２
は、周波数範囲が切り替え可能であり、電圧制御発振器
（ＶＣＯ）３２のインバータの段数を切り替えることに
より周波数範囲が可変であり、１つの周波数範囲ではカ
バーすることができない広範囲の周波数帯での動作を可
能にしている。なお、インバータはループ状に直列に接
続され、リングオシレータを構成している。また、信号
ＣＯＮは、分周回路３３の逓倍数を指定する信号であ
る。
【００１１】そして、位相比較器３０が出力するＵＰ信
号（アップ信号）、ＤＮ信号（ダウン信号）をカウンタ
３５がアップダウンカウントし、カウンタ３５の出力値
をデコーダ３６でデコードし、そのデコードに応じて切
り替え制御信号により、電圧制御発振器３２の段数が選
択される。
号（アップ信号）、ＤＮ信号（ダウン信号）をカウンタ
３５がアップダウンカウントし、カウンタ３５の出力値
をデコーダ３６でデコードし、そのデコードに応じて切
り替え制御信号により、電圧制御発振器３２の段数が選
択される。
【００１２】図３に示す回路構成よれば、位相比較器３
０からのＵＰ信号またはＤＮ信号が連続して続いた場合
にカウンタ３５が動作し、電圧制御発振器（ＶＣＯ）３
２におけるリングオシレータの段数を切り替える。よっ
て、目標周波数に従って最適な段数を選択することがで
き、電圧制御発振器（ＶＣＯ）のゲインを低くすること
が可能となる。
０からのＵＰ信号またはＤＮ信号が連続して続いた場合
にカウンタ３５が動作し、電圧制御発振器（ＶＣＯ）３
２におけるリングオシレータの段数を切り替える。よっ
て、目標周波数に従って最適な段数を選択することがで
き、電圧制御発振器（ＶＣＯ）のゲインを低くすること
が可能となる。
【００１３】図４にリングオシレータの段数を切り替え
周波数範囲が切り替え可能な電圧制御発振器（ＶＣＯ）
を示す。図４に示すように、ＶＣＯ３２は、例えば、８
個のインバータをチェーン状に連結して構成されたもの
である。各インバータの出力は、マルチプレクサ３２ｃ
を介して選択的にインバータ３２ｄを介して１段目のイ
ンバータに帰還される。つまり、リングオシレータを構
成するインバータチェーンの段数が、マルチプレクサ２
１により複数段階に切り替えられる。一段目のインバー
タが選択された場合の発振周波数が最も高く、最終段の
インバータが選択された場合の発振周波数が最も低い。
しかも、各インバータは、各々非反転入力端子及び反転
出力端子に加えて遅延制御入力端子を備えており、全て
のインバータの遅延制御入力端子にローパスフィルタ３
１からの位相制御信号ＶＣＯＩＮをバイアス回路３２ａ
で所定の電位にした電位が共通に印加される。これによ
り、位相制御信号ＶＣＯＩＮの電圧値変化に応じて各イ
ンバータの遅延時間が変化する結果、ＶＣＯ３２の発振
周波数が変更可能となっている。
周波数範囲が切り替え可能な電圧制御発振器（ＶＣＯ）
を示す。図４に示すように、ＶＣＯ３２は、例えば、８
個のインバータをチェーン状に連結して構成されたもの
である。各インバータの出力は、マルチプレクサ３２ｃ
を介して選択的にインバータ３２ｄを介して１段目のイ
ンバータに帰還される。つまり、リングオシレータを構
成するインバータチェーンの段数が、マルチプレクサ２
１により複数段階に切り替えられる。一段目のインバー
タが選択された場合の発振周波数が最も高く、最終段の
インバータが選択された場合の発振周波数が最も低い。
しかも、各インバータは、各々非反転入力端子及び反転
出力端子に加えて遅延制御入力端子を備えており、全て
のインバータの遅延制御入力端子にローパスフィルタ３
１からの位相制御信号ＶＣＯＩＮをバイアス回路３２ａ
で所定の電位にした電位が共通に印加される。これによ
り、位相制御信号ＶＣＯＩＮの電圧値変化に応じて各イ
ンバータの遅延時間が変化する結果、ＶＣＯ３２の発振
周波数が変更可能となっている。
【００１４】マルチプレクサ３２ｃの切り替えは、デコ
ーダ３６からの切り替え制御信号により制御される。
ーダ３６からの切り替え制御信号により制御される。
【００１５】
【発明が解決しようとする課題】上記したように、ＶＣ
Ｏのゲインを低くする方法として、図３に示す構成もの
がある。それによれば、位相比較器３０からのＵＰまた
はＤＮ信号が連続して続いた場合にカウンタ３５が動作
し、その信号によってデコーダ３６の出力が変わり、図
４に示すＶＣＯ３２におけるリングオシレータの段数を
切り替える。よって、大きな位相誤差が検出された場
合、ＶＣＯの出力が目標周波数に達するようリングオシ
レータの段数を最適化することができ、ＶＣＯのゲイン
を低くすることが可能となる。
Ｏのゲインを低くする方法として、図３に示す構成もの
がある。それによれば、位相比較器３０からのＵＰまた
はＤＮ信号が連続して続いた場合にカウンタ３５が動作
し、その信号によってデコーダ３６の出力が変わり、図
４に示すＶＣＯ３２におけるリングオシレータの段数を
切り替える。よって、大きな位相誤差が検出された場
合、ＶＣＯの出力が目標周波数に達するようリングオシ
レータの段数を最適化することができ、ＶＣＯのゲイン
を低くすることが可能となる。
【００１６】しかしながら、通常ではＰＬＬの応答性は
遅く、位相比較器３０の信号はＵＰ信号またはＤＮ信号
を連続して出力しながら、所望の周波数にロックしてい
く。従って、ロック前に不必要なタイミングでリングオ
シレータの段数が何回も切り替わり、ロックアップタイ
ムが遅れるという懸念事項がある。さらに、ロックした
後でも位相比較器３０の出力はＵＰ信号またはＤＮ信号
を連続して出力することもあるので、その時に段数が切
り替われば、大きなジッタが発生する。
遅く、位相比較器３０の信号はＵＰ信号またはＤＮ信号
を連続して出力しながら、所望の周波数にロックしてい
く。従って、ロック前に不必要なタイミングでリングオ
シレータの段数が何回も切り替わり、ロックアップタイ
ムが遅れるという懸念事項がある。さらに、ロックした
後でも位相比較器３０の出力はＵＰ信号またはＤＮ信号
を連続して出力することもあるので、その時に段数が切
り替われば、大きなジッタが発生する。
【００１７】この発明はそのような構成を解消するため
のものであり、要求される周波数レンジが広い場合で
も、ＶＣＯゲインを低くすることを可能とし、また安定
した動作を実現するものである。
のものであり、要求される周波数レンジが広い場合で
も、ＶＣＯゲインを低くすることを可能とし、また安定
した動作を実現するものである。
【００１８】
【課題を解決するための手段】この発明は、選択信号に
応じてリングオシレータの段数を切り替えることによ
り、発振周波数範囲が切り替わる電圧制御発振回路を備
えるＰＬＬ回路において、前記電圧制御発振器の制御電
位が定められた上限電位になったこと検知する検知手段
と、その出力により動作するカウンタと、その出力値を
デコードし、前記電圧制御発信回路の段数切り替え信号
を生成するデコーダと、を備え、前記上限電位を検知す
る検知手段の出力信号によって、前記電圧制御発振器の
制御電位をプルダウンするとともに、前記電圧制御発振
器の段数を切り替えるための選択信号を生成することを
特徴とする。
応じてリングオシレータの段数を切り替えることによ
り、発振周波数範囲が切り替わる電圧制御発振回路を備
えるＰＬＬ回路において、前記電圧制御発振器の制御電
位が定められた上限電位になったこと検知する検知手段
と、その出力により動作するカウンタと、その出力値を
デコードし、前記電圧制御発信回路の段数切り替え信号
を生成するデコーダと、を備え、前記上限電位を検知す
る検知手段の出力信号によって、前記電圧制御発振器の
制御電位をプルダウンするとともに、前記電圧制御発振
器の段数を切り替えるための選択信号を生成することを
特徴とする。
【００１９】この発明は、さらに下限電位を検出する検
知手段を備え、その出力信号を前記カウンタへ与えカウ
ンタを動作させ、下限電位を検知する検知手段の出力信
号によって、前記制御電位をプルアップするとともに、
前記電圧制御発振器の段数を切り替えるための選択信号
を生成することを特徴とする。
知手段を備え、その出力信号を前記カウンタへ与えカウ
ンタを動作させ、下限電位を検知する検知手段の出力信
号によって、前記制御電位をプルアップするとともに、
前記電圧制御発振器の段数を切り替えるための選択信号
を生成することを特徴とする。
【００２０】また、この発明は、プルダウントランジス
タのソース電位は前記下限電位に接続し、プルアップト
ランジスタのソース電位は前記上限電位に接続するよう
に構成する。
タのソース電位は前記下限電位に接続し、プルアップト
ランジスタのソース電位は前記上限電位に接続するよう
に構成する。
【００２１】さらに、この発明は、異なる段数の遅延素
子における電圧制御発振器の周波数可変範囲は前記所定
の上限電位または下限電位で決定し、それらは互いに重
なり合うことように構成する。
子における電圧制御発振器の周波数可変範囲は前記所定
の上限電位または下限電位で決定し、それらは互いに重
なり合うことように構成する。
【００２２】上記した構成によれば、電圧制御発振回路
（ＶＣＯ）の制御電位が所定の上限電位、下限電位に達
した時に、リングオシレータの段数を切り替え、ＶＣＯ
出力が所望の周波数になるための最適な段数に自動調整
するので、可変周波数が広い場合でもＶＣＯのゲインを
低くすることが可能となる。この結果、外来ノイズに対
し強いＰＬＬ回路を提供することができる。また動作点
は所定の下限から上限電位の間にくるので安定した動作
を実現することができる。
（ＶＣＯ）の制御電位が所定の上限電位、下限電位に達
した時に、リングオシレータの段数を切り替え、ＶＣＯ
出力が所望の周波数になるための最適な段数に自動調整
するので、可変周波数が広い場合でもＶＣＯのゲインを
低くすることが可能となる。この結果、外来ノイズに対
し強いＰＬＬ回路を提供することができる。また動作点
は所定の下限から上限電位の間にくるので安定した動作
を実現することができる。
【００２３】また、この発明は、ＰＬＬ回路のリファレ
ンスクロックをカウントし、プログラマブルカウンタか
らの信号あるいは前記検知手段の出力信号をリセット信
号とするタイマ回路を設け、タイマがある一定時間を検
出した時に前記カウンタの出力値をホールドするように
構成するとよい。
ンスクロックをカウントし、プログラマブルカウンタか
らの信号あるいは前記検知手段の出力信号をリセット信
号とするタイマ回路を設け、タイマがある一定時間を検
出した時に前記カウンタの出力値をホールドするように
構成するとよい。
【００２４】タイマ回路を設けることにより、ロック検
出信号を出力し、それによってリングオシレータの段数
の切り替えを停止するので、ロック後のＰＬＬ回路の安
定した動作を実現することができる。
出信号を出力し、それによってリングオシレータの段数
の切り替えを停止するので、ロック後のＰＬＬ回路の安
定した動作を実現することができる。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面に従い説明する。図５はこの発明の実施形態の構
成をブロック図で示したもの、図６は、この発明の電圧
制御発振器（ＶＣＯ）における特性を示したものであ
る。
き図面に従い説明する。図５はこの発明の実施形態の構
成をブロック図で示したもの、図６は、この発明の電圧
制御発振器（ＶＣＯ）における特性を示したものであ
る。
【００２６】図５に示すように、この発明のＰＬＬ回路
は、図１に示すＰＬＬ回路の基本構成に加え、位相制御
制御電位（ＶＣＯＩＮ）をあらかじめ設定された上限
（ＶＲＥＦ２）あるいは下限（ＶＲＥＦ１）電位と比較
する２つのコンパレータ９、１０と、その結果を受け動
作するカウンタ７とデコーダ８、リファレンスクロック
（Ｆｒ）をトリガとして一定時間を検出するタイマ回路
６から構成される。すなわち、図１及び位相比較器１、
チャージポンプ回路２、ローパスフィルタ３、電圧制御
発振器（ＶＣＯ）４及び分周回路５を備えている。この
基本構成のＰＬＬ回路に、２つのコンパレータ９、１０
と、カウンタ７とデコーダ８及びタイマ回路６とを備え
ている。
は、図１に示すＰＬＬ回路の基本構成に加え、位相制御
制御電位（ＶＣＯＩＮ）をあらかじめ設定された上限
（ＶＲＥＦ２）あるいは下限（ＶＲＥＦ１）電位と比較
する２つのコンパレータ９、１０と、その結果を受け動
作するカウンタ７とデコーダ８、リファレンスクロック
（Ｆｒ）をトリガとして一定時間を検出するタイマ回路
６から構成される。すなわち、図１及び位相比較器１、
チャージポンプ回路２、ローパスフィルタ３、電圧制御
発振器（ＶＣＯ）４及び分周回路５を備えている。この
基本構成のＰＬＬ回路に、２つのコンパレータ９、１０
と、カウンタ７とデコーダ８及びタイマ回路６とを備え
ている。
【００２７】位相比較器１は、外部から入力された基準
信号Ｆｒと分周回路３３からの内部信号との位相を比較
し、その位相差に応じたアナログ位相差信号を出力す
る。その出力をチャージポンプ回路２を介してローパス
フィルタ３に与える。ローパスフィルタ３は、アナログ
位相差信号を積分することにより位相制御信号（ＶＣＯ
ＩＮ）を生成する。この位相制御信号（ＶＣＯＩＮ）
は、電圧制御発振器（ＶＣＯ）４とコンパレータ９，１
０にそれぞれ与えられる。２つのコンパレータ９、１０
は、あらかじめ設定された上限（ＶＲＥＦ２）あるいは
下限（ＶＲＥＦ１）電位と比較する。コンパレータ９に
は下限（ＶＲＥＦ１）電位が与えられ、その出力はカウ
ンタ７へのＵＰ信号として与えられるとともに、トラン
ジスタ１１のゲートに与えられる。このトランジスタ１
１のソースには上限（ＶＲＥＦ２）電位が与えられてい
る。また、コンパレータ１０には上限（ＶＲＥＦ２）電
位が与えられ、その出力はカウンタ７へのＤＮ信号とし
て与えられるとともに、トランジスタ１２のゲートに与
えられる。このトランジスタ１１のソースには下限（Ｖ
ＲＥＦ１）電位が与えられている。
信号Ｆｒと分周回路３３からの内部信号との位相を比較
し、その位相差に応じたアナログ位相差信号を出力す
る。その出力をチャージポンプ回路２を介してローパス
フィルタ３に与える。ローパスフィルタ３は、アナログ
位相差信号を積分することにより位相制御信号（ＶＣＯ
ＩＮ）を生成する。この位相制御信号（ＶＣＯＩＮ）
は、電圧制御発振器（ＶＣＯ）４とコンパレータ９，１
０にそれぞれ与えられる。２つのコンパレータ９、１０
は、あらかじめ設定された上限（ＶＲＥＦ２）あるいは
下限（ＶＲＥＦ１）電位と比較する。コンパレータ９に
は下限（ＶＲＥＦ１）電位が与えられ、その出力はカウ
ンタ７へのＵＰ信号として与えられるとともに、トラン
ジスタ１１のゲートに与えられる。このトランジスタ１
１のソースには上限（ＶＲＥＦ２）電位が与えられてい
る。また、コンパレータ１０には上限（ＶＲＥＦ２）電
位が与えられ、その出力はカウンタ７へのＤＮ信号とし
て与えられるとともに、トランジスタ１２のゲートに与
えられる。このトランジスタ１１のソースには下限（Ｖ
ＲＥＦ１）電位が与えられている。
【００２８】電圧制御発振器（ＶＣＯ）４は、図４に示
す構成と同じ構成のもであり、デコーダ８の値を受け
て、リングオシレータの段数を変更することを可能とし
ている。電圧制御発振器（ＶＣＯ）４は、位相制御信号
（ＶＣＯＩＮ）に従って基本クロックＦｏを生成する。
この際、位相制御信号ＶＣＯＩＮの電圧（制御電圧）に
従ってＶＣＯ４の発振周波数が制御される結果、基本ク
ロックＦｏの周波数が変更される。分周回路５は、遍倍
数Ｎを指定する信号ＣＯＮにより分周率が変更され、基
本クロックＦｏを所定の遍倍数Ｎにより分周する。この
分周された内部信号は、位相比較器１に一方の入力とし
て帰還される。
す構成と同じ構成のもであり、デコーダ８の値を受け
て、リングオシレータの段数を変更することを可能とし
ている。電圧制御発振器（ＶＣＯ）４は、位相制御信号
（ＶＣＯＩＮ）に従って基本クロックＦｏを生成する。
この際、位相制御信号ＶＣＯＩＮの電圧（制御電圧）に
従ってＶＣＯ４の発振周波数が制御される結果、基本ク
ロックＦｏの周波数が変更される。分周回路５は、遍倍
数Ｎを指定する信号ＣＯＮにより分周率が変更され、基
本クロックＦｏを所定の遍倍数Ｎにより分周する。この
分周された内部信号は、位相比較器１に一方の入力とし
て帰還される。
【００２９】次に、この発明のＰＬＬ回路の詳細な動作
について図５及び図６を参照してさらに説明する。
について図５及び図６を参照してさらに説明する。
【００３０】位相比較器（ＰＤ）１は、外部からのリフ
ァレンスクロック（Ｆｒ）と、電圧制御発振器（ＶＣ
Ｏ）４の出力を分周した信号（Ｆｖ）を入力し、周波数
と位相を比較し、その差に応じてＵＰ信号またはＤＮ信
号を出力する。位相比較器１からの信号は、チャージポ
ンプ（ＣＰ）回路２に供給され、ＵＰ／ＤＮ信号の幅に
応じて、チャージポンプの出力に接続されたローパスフ
ィルタ（ＬＰＦ）３を充電あるいは放電する。ローパス
フィルタ（ＬＰＦ）の出力電位は電圧制御発器（ＶＣ
Ｏ）４の制御電位（ＶＣＯＩＮ）となり、その電位によ
って周波数が変動する。
ァレンスクロック（Ｆｒ）と、電圧制御発振器（ＶＣ
Ｏ）４の出力を分周した信号（Ｆｖ）を入力し、周波数
と位相を比較し、その差に応じてＵＰ信号またはＤＮ信
号を出力する。位相比較器１からの信号は、チャージポ
ンプ（ＣＰ）回路２に供給され、ＵＰ／ＤＮ信号の幅に
応じて、チャージポンプの出力に接続されたローパスフ
ィルタ（ＬＰＦ）３を充電あるいは放電する。ローパス
フィルタ（ＬＰＦ）の出力電位は電圧制御発器（ＶＣ
Ｏ）４の制御電位（ＶＣＯＩＮ）となり、その電位によ
って周波数が変動する。
【００３１】ＰＬＬ回路のスリープ時、ＶＣＯＩＮ電位
をＧＮＤにショートさせ、電圧制御発振器（ＶＣＯ）４
の出力周波数は０にする。その時、カウンタ７のカウン
タ値は設定可能な最大値になるようにしておく。カウン
タ７の値とリングオシレータの段数は同じになるよう図
４に示すマルチプレクサ３２ｃが動作する。
をＧＮＤにショートさせ、電圧制御発振器（ＶＣＯ）４
の出力周波数は０にする。その時、カウンタ７のカウン
タ値は設定可能な最大値になるようにしておく。カウン
タ７の値とリングオシレータの段数は同じになるよう図
４に示すマルチプレクサ３２ｃが動作する。
【００３２】スリープが解除されると、ＰＬＬ回路は電
圧制御発振器（ＶＣＯ）４の出力が所望の周波数になる
ように調整する。図６のように、ＶＣＯＩＮ電位が上昇
し、前記上限電位（ＶＲＥＦ２）に達した時（図６の
参照）、コンパレータ１０が動作し、カウンタ７のカウ
ンタ値を１つ下げる。カウンタ７の値をデコーダ８が受
け、選択信号を切り替えることによって、リングオシレ
ータの段数が１ヶ減少する。さらに、コンパレータ１０
が動作した時、プルダウントランジスタ１２が動作し、
ＶＣＯＩＮ電位を下げる（図６のから）。その時、
プルダウントランジスタ１２のソース電位は下限電位
（ＶＲＥＦ１）に接続しているので、ＶＣＯＩＮ電位が
ＶＲＥＦ１以下にはならず、コンパレータ９が動作する
ことはない。
圧制御発振器（ＶＣＯ）４の出力が所望の周波数になる
ように調整する。図６のように、ＶＣＯＩＮ電位が上昇
し、前記上限電位（ＶＲＥＦ２）に達した時（図６の
参照）、コンパレータ１０が動作し、カウンタ７のカウ
ンタ値を１つ下げる。カウンタ７の値をデコーダ８が受
け、選択信号を切り替えることによって、リングオシレ
ータの段数が１ヶ減少する。さらに、コンパレータ１０
が動作した時、プルダウントランジスタ１２が動作し、
ＶＣＯＩＮ電位を下げる（図６のから）。その時、
プルダウントランジスタ１２のソース電位は下限電位
（ＶＲＥＦ１）に接続しているので、ＶＣＯＩＮ電位が
ＶＲＥＦ１以下にはならず、コンパレータ９が動作する
ことはない。
【００３３】さらに、所望の周波数になるよう調整して
いくが、ＶＣＯＩＮ電位がＶＲＥＦ２まで上昇し（図６
のから）、再びコンパレータ１０が動作し、特性が
からに移る。その後、ＶＣＯＩＮ電位を調整（図６
のから）し、所望の周波数に達する。ロックよっ
て、リングオシレータの段数によって、動作周波数の範
囲を切り替えることができるので、ＶＣＯゲイン低くす
ることができ、外来ノイズに強いＰＬＬ回路を提供する
ことができる。
いくが、ＶＣＯＩＮ電位がＶＲＥＦ２まで上昇し（図６
のから）、再びコンパレータ１０が動作し、特性が
からに移る。その後、ＶＣＯＩＮ電位を調整（図６
のから）し、所望の周波数に達する。ロックよっ
て、リングオシレータの段数によって、動作周波数の範
囲を切り替えることができるので、ＶＣＯゲイン低くす
ることができ、外来ノイズに強いＰＬＬ回路を提供する
ことができる。
【００３４】この時、リングオシレータの各段数におけ
る周波数可変範囲は互いに重なり合うものでなければな
らない。図７にその様子を示す。重なる部分がなけれ
ば、段数が変更された時に出力できない周波数範囲が存
在することになる。図８に上記したこの実施形態の動作
を横軸を時間軸にとって示す。
る周波数可変範囲は互いに重なり合うものでなければな
らない。図７にその様子を示す。重なる部分がなけれ
ば、段数が変更された時に出力できない周波数範囲が存
在することになる。図８に上記したこの実施形態の動作
を横軸を時間軸にとって示す。
【００３５】さらに、リファレンスクロックをカウント
するタイマ回路６が、コンパレータ９（または１０）が
動作してからの一定時間を検出した時、ロックしたと判
断して、カウンタ７の動作を停止する。
するタイマ回路６が、コンパレータ９（または１０）が
動作してからの一定時間を検出した時、ロックしたと判
断して、カウンタ７の動作を停止する。
【００３６】上記のように、ＶＣＯＩＮ電位が下限電位
（ＶＲＥＦ１）または 上限電位（ＶＲＥＦ２）付近の
電圧でロックした後に、温度や電圧の変動で動作点が変
化した時でも、リングオシレータの段数の切り替えは起
こらず安定した動作を実現することができる。
（ＶＲＥＦ１）または 上限電位（ＶＲＥＦ２）付近の
電圧でロックした後に、温度や電圧の変動で動作点が変
化した時でも、リングオシレータの段数の切り替えは起
こらず安定した動作を実現することができる。
【００３７】なお、分周回路５の値が変わった時は、必
ずタイマ回路６を初期化して、カウンタ７のホールド信
号を解除し、上記に示したロックまでの動作を実現す
る。
ずタイマ回路６を初期化して、カウンタ７のホールド信
号を解除し、上記に示したロックまでの動作を実現す
る。
【００３８】周波数が前条件よりも低くなる時もある
が、ＶＣＯ制御電位（ＶＣＯＩＮ）が設定下限電位（Ｖ
ＲＥＦ１）より下がった時には、コンパレータ９が動作
し、カウンタ７の値がＵＰしてリングオシレータの段数
を増やすことで対応する。
が、ＶＣＯ制御電位（ＶＣＯＩＮ）が設定下限電位（Ｖ
ＲＥＦ１）より下がった時には、コンパレータ９が動作
し、カウンタ７の値がＵＰしてリングオシレータの段数
を増やすことで対応する。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、ロック前に、電圧制御発振回路（ＶＣＯ）の制御電
位が所定の上限電位、下限電位に達した時に、リングオ
シレータの段数を切り替え、ＶＣＯ出力が所望の周波数
になるための最適な段数に自動調整するので、可変周波
数が広い場合でもＶＣＯのゲインを低くすることが可能
となり、外来ノイズに対し強いＰＬＬを提供することが
できる。また動作点は所定の下限から上限電位の間にく
るので安定した動作を実現することができる。
ば、ロック前に、電圧制御発振回路（ＶＣＯ）の制御電
位が所定の上限電位、下限電位に達した時に、リングオ
シレータの段数を切り替え、ＶＣＯ出力が所望の周波数
になるための最適な段数に自動調整するので、可変周波
数が広い場合でもＶＣＯのゲインを低くすることが可能
となり、外来ノイズに対し強いＰＬＬを提供することが
できる。また動作点は所定の下限から上限電位の間にく
るので安定した動作を実現することができる。
【００４０】また、タイマ回路を設けることにより、ロ
ック検出信号を出力し、それによってリングオシレータ
の段数の切り替えを停止するので、ロック後のＰＬＬ回
路の安定した動作を実現することができる。
ック検出信号を出力し、それによってリングオシレータ
の段数の切り替えを停止するので、ロック後のＰＬＬ回
路の安定した動作を実現することができる。
【図１】従来のＰＬＬ回路を示すブロック図である。
【図２】図１における電圧制御発振回路（ＶＣＯ）の電
圧−周波数特性図である。
圧−周波数特性図である。
【図３】ＶＣＯゲインを低くしたＰＬＬ回路の一例を示
す回路図である。
す回路図である。
【図４】リングオシレータの段数を切り替え周波数範囲
が切り替え可能な電圧制御発振器（ＶＣＯ）を示すブロ
ック図である。
が切り替え可能な電圧制御発振器（ＶＣＯ）を示すブロ
ック図である。
【図５】この発明の実施形態の構成を示すブロック図で
ある。
ある。
【図６】この発明の電圧制御発振器（ＶＣＯ）における
特性を示す図である。
特性を示す図である。
【図７】この発明の動作を説明するための電圧−周波数
特性図である。
特性図である。
【図８】この発明の動作を説明するための図である。
１ 位相比較器
２ チャージポンプ回路
３ ローパスフィルタ
４ 電圧制御発振器（ＶＣＯ）
５ 分周回路
６ タイマー
７ カウンタ
８ デコーダ
９，１０ コンパレータ
Claims (6)
- 【請求項１】 選択信号に応じてリングオシレータの段
数を切り替えることにより、発振周波数範囲が切り替わ
る電圧制御発振回路を備えるＰＬＬ回路において、前記
電圧制御発振器の制御電位が定められた上限電位になっ
たこと検知する検知手段と、その出力により動作するカ
ウンタと、その出力値をデコードし、前記電圧制御発信
回路の段数切り替え信号を生成するデコーダと、を備
え、前記上限電位を検知する検知手段の出力信号によっ
て、前記電圧制御発振器の制御電位をプルダウンすると
ともに、前記電圧制御発振器の段数を切り替えるための
選択信号を生成することを特徴とするＰＬＬ回路。 - 【請求項２】 下限電位を検出する検知手段を備え、そ
の出力信号を前記カウンタへ与えカウンタを動作させ、
下限電位を検知する検知手段の出力信号によって、前記
制御電位をプルアップするとともに、前記電圧制御発振
器の段数を切り替えるための選択信号を生成することを
特徴とする請求項１に記載のＰＬＬ回路。 - 【請求項３】 プルダウントランジスタのソース電位は
前記下限電位に接続したことを特徴とする請求項１に記
載のＰＬＬ回路。 - 【請求項４】 プルアップトランジスタのソース電位は
前記上限電位に接続したこと特徴とするを特徴とする請
求項２に記載のＰＬＬ回路。 - 【請求項５】 異なる段数の遅延素子における電圧制御
発振器の周波数可変範囲は前記所定の上限電位または下
限電位で決定し、それらは互いに重なり合うことを特徴
とする請求項１または２に記載のＰＬＬ回路。 - 【請求項６】 ＰＬＬ回路のリファレンスクロックをカ
ウントし、プログラマブルカウンタからの信号あるいは
前記検知手段の出力信号をリセット信号とするタイマ回
路を設け、タイマがある一定時間を検出した時に前記カ
ウンタの出力値をホールドすることを特徴とする請求項
１ないし５のいずれかに記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272382A JP4342754B2 (ja) | 2001-09-07 | 2001-09-07 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272382A JP4342754B2 (ja) | 2001-09-07 | 2001-09-07 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003087117A true JP2003087117A (ja) | 2003-03-20 |
| JP4342754B2 JP4342754B2 (ja) | 2009-10-14 |
Family
ID=19097764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001272382A Expired - Fee Related JP4342754B2 (ja) | 2001-09-07 | 2001-09-07 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4342754B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303483A (ja) * | 2004-04-08 | 2005-10-27 | Mitsubishi Electric Corp | 周波数自動補正ｐｌｌ回路 |
| JP2010192976A (ja) * | 2009-02-16 | 2010-09-02 | Nec Corp | リングオシレータ及びそれを用いたｐｌｌ回路 |
| JP2014507875A (ja) * | 2011-01-20 | 2014-03-27 | ノルディック セミコンダクタ アーエスアー | 低電力発振器 |
| JP2014096691A (ja) * | 2012-11-09 | 2014-05-22 | Toshiba Corp | 半導体装置 |
| US9490969B2 (en) | 2013-04-30 | 2016-11-08 | Fujikura Ltd. | Transmission apparatus, reception apparatus, and transmission and reception system |
| JP2017530606A (ja) * | 2014-09-18 | 2017-10-12 | インテル コーポレイション | デジタル位相ロックループ供給電圧制御 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
-
2001
- 2001-09-07 JP JP2001272382A patent/JP4342754B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303483A (ja) * | 2004-04-08 | 2005-10-27 | Mitsubishi Electric Corp | 周波数自動補正ｐｌｌ回路 |
| US7519140B2 (en) | 2004-04-08 | 2009-04-14 | Mitsubishi Denki Kabushiki Kaisha | Automatic frequency correction PLL circuit |
| JP4651298B2 (ja) * | 2004-04-08 | 2011-03-16 | 三菱電機株式会社 | 周波数自動補正ｐｌｌ回路 |
| JP2010192976A (ja) * | 2009-02-16 | 2010-09-02 | Nec Corp | リングオシレータ及びそれを用いたｐｌｌ回路 |
| JP2014507875A (ja) * | 2011-01-20 | 2014-03-27 | ノルディック セミコンダクタ アーエスアー | 低電力発振器 |
| JP2014096691A (ja) * | 2012-11-09 | 2014-05-22 | Toshiba Corp | 半導体装置 |
| US9490969B2 (en) | 2013-04-30 | 2016-11-08 | Fujikura Ltd. | Transmission apparatus, reception apparatus, and transmission and reception system |
| JP2017530606A (ja) * | 2014-09-18 | 2017-10-12 | インテル コーポレイション | デジタル位相ロックループ供給電圧制御 |
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|---|---|
| JP4342754B2 (ja) | 2009-10-14 |
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