JP4342754B2

JP4342754B2 - Ｐｌｌ回路

Info

Publication number: JP4342754B2
Application number: JP2001272382A
Authority: JP
Inventors: 秀雄藤原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-09-07
Filing date: 2001-09-07
Publication date: 2009-10-14
Anticipated expiration: 2021-09-07
Also published as: JP2003087117A

Description

【０００１】
【発明の属する技術分野】
この発明は、電圧制御発振器（ＶＣＯ）のゲインを低くしたＰＬＬ（フェーズ・ロックド・ループ）ＰＬＬ回路に関する。
【０００２】
【従来の技術】
近年、通信機やマイクロプロセッサのクロック回路にＰＬＬ回路が多く用いられており、ＰＬＬ回路に対しての動作周波数範囲の要求が広くなってきている。図１に従来のＰＬＬ回路を示す。
【０００３】
図１のＰＬＬ回路は、位相比較器３０、ローパスフィルタ３１、電圧制御発振器（ＶＣＯ）３２及び分周回路３３を備えている。位相比較器３０は、外部から入力された基準信号Ｆｒと分周回路３３からの内部信号との位相を比較し、その位相差に応じたアナログ位相差信号を出力する。ローパスフィルタ３１は、アナログ位相差信号を積分することにより位相制御信号ＶＣＯＩＮを生成する。
【０００４】
ＶＣＯ３２は、位相制御信号ＶＣＯＩＮに従って基本クロックＦｏを生成する。この際、位相制御信号ＶＣＯＩＮの電圧（制御電圧）に従ってＶＣＯ３２の発振周波数が制御される結果、基本クロックＦ０の周波数が変更される。分周回路３３は、遍倍数Ｎを指定する信号ＣＯＮにより分周率が変更され、基本クロックＦ０を所定の遍倍数Ｎにより分周する。この分周された内部信号は、位相比較器３０に一方の入力として帰還される。
【０００５】
図１に示すＰＬＬ回路においては、分周回路３３の遍倍数のＮ値を換えることによって、出力周波数を切り替えることができ、Ｆｏ＝Ｎ×Ｆｒの式で表すことができる。
【０００６】
図２は、図１における電圧制御発振回路（ＶＣＯ）３２の電圧−周波数特性を示している。
【０００７】
目標周波数を達成するためには、ＶＣＯ回路３２の特性が重要になる。近年では、広帯域周波数が出力可能なＰＬＬ回路が要求される傾向にあり、その仕様を満足するためには、図２に示すようなＶＣＯ回路３２の特性が必要となる。
【０００８】
ところで、ＶＣＯ回路３２の特性は、電源電圧、温度、プロセスのばらつきで変動するのでその分を考慮した設計となり、ＶＣＯゲイン（電圧−周波数特性）が高くなってしまう。しかし、ＶＣＯゲインが高くなると、外来ノイズによってＶＣＯＩＮ電位が変化した時に周波数の変動量が大きくなり、ジッタ増大の原因となる。
【０００９】
ジッタを低減するべくＶＣＯゲインを低くしたＰＬＬ回路が色々と提案されている（例えば、特開２０００−２９９６３６号公報参照）。図３は、ＶＣＯゲインを低くしたＰＬＬ回路の一例を示す回路図である。
【００１０】
従来のＶＣＯゲインを低減したＰＬＬ回路は、図３に示すように、位相比較器３０、チャージポンプ３４、ローパスフィルタ３１、電圧制御発振器（ＶＣＯ）３２、分周回路３３、カウンタ３５及びデコーダ３６で構成されている。電圧制御発振器（ＶＣＯ）３２は、周波数範囲が切り替え可能であり、電圧制御発振器（ＶＣＯ）３２のインバータの段数を切り替えることにより周波数範囲が可変であり、１つの周波数範囲ではカバーすることができない広範囲の周波数帯での動作を可能にしている。なお、インバータはループ状に直列に接続され、リングオシレータを構成している。また、信号ＣＯＮは、分周回路３３の逓倍数を指定する信号である。
【００１１】
そして、位相比較器３０が出力するＵＰ信号（アップ信号）、ＤＮ信号（ダウン信号）をカウンタ３５がアップダウンカウントし、カウンタ３５の出力値をデコーダ３６でデコードし、そのデコードに応じて切り替え制御信号により、電圧制御発振器３２の段数が選択される。
【００１２】
図３に示す回路構成よれば、位相比較器３０からのＵＰ信号またはＤＮ信号が連続して続いた場合にカウンタ３５が動作し、電圧制御発振器（ＶＣＯ）３２におけるリングオシレータの段数を切り替える。よって、目標周波数に従って最適な段数を選択することができ、電圧制御発振器（ＶＣＯ）のゲインを低くすることが可能となる。
【００１３】
図４にリングオシレータの段数を切り替え周波数範囲が切り替え可能な電圧制御発振器（ＶＣＯ）を示す。図４に示すように、ＶＣＯ３２は、例えば、８個のインバータをチェーン状に連結して構成されたものである。各インバータの出力は、マルチプレクサ３２ｃを介して選択的にインバータ３２ｄを介して１段目のインバータに帰還される。つまり、リングオシレータを構成するインバータチェーンの段数が、マルチプレクサ２１により複数段階に切り替えられる。一段目のインバータが選択された場合の発振周波数が最も高く、最終段のインバータが選択された場合の発振周波数が最も低い。しかも、各インバータは、各々非反転入力端子及び反転出力端子に加えて遅延制御入力端子を備えており、全てのインバータの遅延制御入力端子にローパスフィルタ３１からの位相制御信号ＶＣＯＩＮをバイアス回路３２ａで所定の電位にした電位が共通に印加される。これにより、位相制御信号ＶＣＯＩＮの電圧値変化に応じて各インバータの遅延時間が変化する結果、ＶＣＯ３２の発振周波数が変更可能となっている。
【００１４】
マルチプレクサ３２ｃの切り替えは、デコーダ３６からの切り替え制御信号により制御される。
【００１５】
【発明が解決しようとする課題】
上記したように、ＶＣＯのゲインを低くする方法として、図３に示す構成ものがある。それによれば、位相比較器３０からのＵＰまたはＤＮ信号が連続して続いた場合にカウンタ３５が動作し、その信号によってデコーダ３６の出力が変わり、図４に示すＶＣＯ３２におけるリングオシレータの段数を切り替える。よって、大きな位相誤差が検出された場合、ＶＣＯの出力が目標周波数に達するようリングオシレータの段数を最適化することができ、ＶＣＯのゲインを低くすることが可能となる。
【００１６】
しかしながら、通常ではＰＬＬの応答性は遅く、位相比較器３０の信号はＵＰ信号またはＤＮ信号を連続して出力しながら、所望の周波数にロックしていく。従って、ロック前に不必要なタイミングでリングオシレータの段数が何回も切り替わり、ロックアップタイムが遅れるという懸念事項がある。さらに、ロックした後でも位相比較器３０の出力はＵＰ信号またはＤＮ信号を連続して出力することもあるので、その時に段数が切り替われば、大きなジッタが発生する。
【００１７】
この発明はそのような構成を解消するためのものであり、要求される周波数レンジが広い場合でも、ＶＣＯゲインを低くすることを可能とし、また安定した動作を実現するものである。
【００１８】
【課題を解決するための手段】
この発明は、選択信号に応じてリングオシレータの段数を切り替えることにより、発振周波数範囲が切り替わる電圧制御発振回路を備えるＰＬＬ回路において、前記電圧制御発振回路の制御電位が定められた上限電位になったこと検知する第１の検知手段と、前記電圧制御発振回路の制御電位が定められた下限電位になったこと検知する第２の検知手段と、出力周波数をゼロにする際にカウンタ値が最大値且つリングオシレータの段数と同じ値に設定され、前記第１又は第２の検知手段の出力により動作するカウンタと、その出力値をデコードし、前記電圧制御発振回路の段数切り替え信号を生成するデコーダと、前記第１の検知手段の出力がゲートに与えられ且つソース電位が前記下限電位に接続されるとともにドレインが電圧制御発振回路の制御電位と接続されるプルダウントランジスタと、前記第２の検知手段の出力がゲートに与えられ且つソース電位が前記上限電位に接続されるとともにドレインが電圧制御発振回路の制御電位と接続されるプルアップトランジスタと、ＰＬＬ回路のリファレンスクロックをカウントするタイマ回路と、を備え、前記第１又は第２の検知手段の出力信号によって、前記電圧制御発振回路の段数を切り替えるための選択信号を生成するとともに、前記第１の検知手段の出力信号によって前記プルダウントランジスタにより前記電圧制御発振回路の制御電位をプルダウンし、前記第２の検知手段の出力信号によって前記プルアップトランジスタにより前記電圧制御発振回路の制御電位をプルアップし、前記タイマ回路の出力に基づき前記第１又は第２の検知手段の出力信号を出力後一定時間経過したことが判別された後に前記カウンタ動作を停止することを特徴とする。
【００１９】
この発明は、さらに異なる段数の遅延素子における電圧制御発振回路の周波数可変範囲は前記所定の上限電位または下限電位で決定し、それらは互いに重なり合うことを特徴とする。
【００２２】
上記した構成によれば、電圧制御発振回路（ＶＣＯ）の制御電位が所定の上限電位、下限電位に達した時に、リングオシレータの段数を切り替え、ＶＣＯ出力が所望の周波数になるための最適な段数に自動調整するので、可変周波数が広い場合でもＶＣＯのゲインを低くすることが可能となる。この結果、外来ノイズに対し強いＰＬＬ回路を提供することができる。また動作点は所定の下限から上限電位の間にくるので安定した動作を実現することができる。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態につき図面に従い説明する。図５はこの発明の実施形態の構成をブロック図で示したもの、図６は、この発明の電圧制御発振器（ＶＣＯ）における特性を示したものである。
【００２６】
図５に示すように、この発明のＰＬＬ回路は、図１に示すＰＬＬ回路の基本構成に加え、位相制御制御電位（ＶＣＯＩＮ）をあらかじめ設定された上限（ＶＲＥＦ２）あるいは下限（ＶＲＥＦ１）電位と比較する２つのコンパレータ９、１０と、その結果を受け動作するカウンタ７とデコーダ８、リファレンスクロック（Ｆｒ）をトリガとして一定時間を検出するタイマ回路６から構成される。すなわち、図１及び位相比較器１、チャージポンプ回路２、ローパスフィルタ３、電圧制御発振器（ＶＣＯ）４及び分周回路５を備えている。この基本構成のＰＬＬ回路に、２つのコンパレータ９、１０と、カウンタ７とデコーダ８及びタイマ回路６とを備えている。
【００２７】
位相比較器１は、外部から入力された基準信号Ｆｒと分周回路３３からの内部信号との位相を比較し、その位相差に応じたアナログ位相差信号を出力する。その出力をチャージポンプ回路２を介してローパスフィルタ３に与える。ローパスフィルタ３は、アナログ位相差信号を積分することにより位相制御信号（ＶＣＯＩＮ）を生成する。この位相制御信号（ＶＣＯＩＮ）は、電圧制御発振器（ＶＣＯ）４とコンパレータ９，１０にそれぞれ与えられる。２つのコンパレータ９、１０は、あらかじめ設定された上限（ＶＲＥＦ２）あるいは下限（ＶＲＥＦ１）電位と比較する。コンパレータ９には下限（ＶＲＥＦ１）電位が与えられ、その出力はカウンタ７へのＵＰ信号として与えられるとともに、トランジスタ１１のゲートに与えられる。このトランジスタ１１のソースには上限（ＶＲＥＦ２）電位が与えられている。また、コンパレータ１０には上限（ＶＲＥＦ２）電位が与えられ、その出力はカウンタ７へのＤＮ信号として与えられるとともに、トランジスタ１２のゲートに与えられる。このトランジスタ１１のソースには下限（ＶＲＥＦ１）電位が与えられている。
【００２８】
電圧制御発振器（ＶＣＯ）４は、図４に示す構成と同じ構成のもであり、デコーダ８の値を受けて、リングオシレータの段数を変更することを可能としている。電圧制御発振器（ＶＣＯ）４は、位相制御信号（ＶＣＯＩＮ）に従って基本クロックＦｏを生成する。この際、位相制御信号ＶＣＯＩＮの電圧（制御電圧）に従ってＶＣＯ４の発振周波数が制御される結果、基本クロックＦｏの周波数が変更される。分周回路５は、遍倍数Ｎを指定する信号ＣＯＮにより分周率が変更され、基本クロックＦｏを所定の遍倍数Ｎにより分周する。この分周された内部信号は、位相比較器１に一方の入力として帰還される。
【００２９】
次に、この発明のＰＬＬ回路の詳細な動作について図５及び図６を参照してさらに説明する。
【００３０】
位相比較器（ＰＤ）１は、外部からのリファレンスクロック（Ｆｒ）と、電圧制御発振器（ＶＣＯ）４の出力を分周した信号（Ｆｖ）を入力し、周波数と位相を比較し、その差に応じてＵＰ信号またはＤＮ信号を出力する。位相比較器１からの信号は、チャージポンプ（ＣＰ）回路２に供給され、ＵＰ／ＤＮ信号の幅に応じて、チャージポンプの出力に接続されたローパスフィルタ（ＬＰＦ）３を充電あるいは放電する。ローパスフィルタ（ＬＰＦ）の出力電位は電圧制御発器（ＶＣＯ）４の制御電位（ＶＣＯＩＮ）となり、その電位によって周波数が変動する。
【００３１】
ＰＬＬ回路のスリープ時、ＶＣＯＩＮ電位をＧＮＤにショートさせ、電圧制御発振器（ＶＣＯ）４の出力周波数は０にする。その時、カウンタ７のカウンタ値は設定可能な最大値になるようにしておく。カウンタ７の値とリングオシレータの段数は同じになるよう図４に示すマルチプレクサ３２ｃが動作する。
【００３２】
スリープが解除されると、ＰＬＬ回路は電圧制御発振器（ＶＣＯ）４の出力が所望の周波数になるように調整する。図６のように、ＶＣＯＩＮ電位が上昇し、前記上限電位（ＶＲＥＦ２）に達した時（図６の▲１▼参照）、コンパレータ１０が動作し、カウンタ７のカウンタ値を１つ下げる。カウンタ７の値をデコーダ８が受け、選択信号を切り替えることによって、リングオシレータの段数が１ヶ減少する。さらに、コンパレータ１０が動作した時、プルダウントランジスタ１２が動作し、ＶＣＯＩＮ電位を下げる（図６の▲１▼から▲２▼）。その時、プルダウントランジスタ１２のソース電位は下限電位（ＶＲＥＦ１）に接続しているので、ＶＣＯＩＮ電位がＶＲＥＦ１以下にはならず、コンパレータ９が動作することはない。
【００３３】
さらに、所望の周波数になるよう調整していくが、ＶＣＯＩＮ電位がＶＲＥＦ２まで上昇し（図６の▲２▼から▲３▼）、再びコンパレータ１０が動作し、特性が▲３▼から▲４▼に移る。その後、ＶＣＯＩＮ電位を調整（図６の▲４▼から▲５▼）し、所望の周波数に達する。ロックよって、リングオシレータの段数によって、動作周波数の範囲を切り替えることができるので、ＶＣＯゲイン低くすることができ、外来ノイズに強いＰＬＬ回路を提供することができる。
【００３４】
この時、リングオシレータの各段数における周波数可変範囲は互いに重なり合うものでなければならない。図７にその様子を示す。重なる部分がなければ、段数が変更された時に出力できない周波数範囲が存在することになる。図８に上記したこの実施形態の動作を横軸を時間軸にとって示す。
【００３５】
さらに、リファレンスクロックをカウントするタイマ回路６が、コンパレータ９（または１０）が動作してからの一定時間を検出した時、ロックしたと判断して、カウンタ７の動作を停止する。
【００３６】
上記のように、ＶＣＯＩＮ電位が下限電位（ＶＲＥＦ１）または上限電位（ＶＲＥＦ２）付近の電圧でロックした後に、温度や電圧の変動で動作点が変化した時でも、リングオシレータの段数の切り替えは起こらず安定した動作を実現することができる。
【００３７】
なお、分周回路５の値が変わった時は、必ずタイマ回路６を初期化して、カウンタ７のホールド信号を解除し、上記に示したロックまでの動作を実現する。
【００３８】
周波数が前条件よりも低くなる時もあるが、ＶＣＯ制御電位（ＶＣＯＩＮ）が設定下限電位（ＶＲＥＦ１）より下がった時には、コンパレータ９が動作し、カウンタ７の値がＵＰしてリングオシレータの段数を増やすことで対応する。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、ロック前に、電圧制御発振回路（ＶＣＯ）の制御電位が所定の上限電位、下限電位に達した時に、リングオシレータの段数を切り替え、ＶＣＯ出力が所望の周波数になるための最適な段数に自動調整するので、可変周波数が広い場合でもＶＣＯのゲインを低くすることが可能となり、外来ノイズに対し強いＰＬＬを提供することができる。また動作点は所定の下限から上限電位の間にくるので安定した動作を実現することができる。
【００４０】
また、タイマ回路を設けることにより、ロック検出信号を出力し、それによってリングオシレータの段数の切り替えを停止するので、ロック後のＰＬＬ回路の安定した動作を実現することができる。
【図面の簡単な説明】
【図１】従来のＰＬＬ回路を示すブロック図である。
【図２】図１における電圧制御発振回路（ＶＣＯ）の電圧−周波数特性図である。
【図３】ＶＣＯゲインを低くしたＰＬＬ回路の一例を示す回路図である。
【図４】リングオシレータの段数を切り替え周波数範囲が切り替え可能な電圧制御発振器（ＶＣＯ）を示すブロック図である。
【図５】この発明の実施形態の構成を示すブロック図である。
【図６】この発明の電圧制御発振器（ＶＣＯ）における特性を示す図である。
【図７】この発明の動作を説明するための電圧−周波数特性図である。
【図８】この発明の動作を説明するための図である。
【符号の説明】
１位相比較器
２チャージポンプ回路
３ローパスフィルタ
４電圧制御発振器（ＶＣＯ）
５分周回路
６タイマー
７カウンタ
８デコーダ
９，１０コンパレータ

Claims

選択信号に応じてリングオシレータの段数を切り替えることにより、発振周波数範囲が切り替わる電圧制御発振回路を備えるＰＬＬ回路において、前記電圧制御発振回路の制御電位が定められた上限電位になったこと検知する第１の検知手段と、前記電圧制御発振回路の制御電位が定められた下限電位になったこと検知する第２の検知手段と、出力周波数をゼロにする際にカウンタ値が最大値且つリングオシレータの段数と同じ値に設定され、前記第１又は第２の検知手段の出力により動作するカウンタと、その出力値をデコードし、前記電圧制御発振回路の段数切り替え信号を生成するデコーダと、前記第１の検知手段の出力がゲートに与えられ且つソース電位が前記下限電位に接続されるとともにドレインが電圧制御発振回路の制御電位と接続されるプルダウントランジスタと、前記第２の検知手段の出力がゲートに与えられ且つソース電位が前記上限電位に接続されるとともにドレインが電圧制御発振回路の制御電位と接続されるプルアップトランジスタと、ＰＬＬ回路のリファレンスクロックをカウントするタイマ回路と、を備え、前記第１又は第２の検知手段の出力信号によって、前記電圧制御発振回路の段数を切り替えるための選択信号を生成するとともに、前記第１の検知手段の出力信号によって前記プルダウントランジスタにより前記電圧制御発振回路の制御電位をプルダウンし、前記第２の検知手段の出力信号によって前記プルアップトランジスタにより前記電圧制御発振回路の制御電位をプルアップし、前記タイマ回路の出力に基づき前記第１又は第２の検知手段の出力信号を出力後一定時間経過したことが判別された後に前記カウンタ動作を停止することを特徴とするＰＬＬ回路。
異なる段数の遅延素子における電圧制御発振回路の周波数可変範囲は前記所定の上限電位または下限電位で決定し、それらは互いに重なり合うことを特徴とする請求項１に記載のＰＬＬ回路。