JP3764785B2 - Ｐｌｌ回路及びその自動調整回路並びに半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路及びその自動調整回路並びに半導体装置に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、例えば、受信装置において直列信号からクロックを抽出する回路として用いられている。ＰＬＬ回路のＶＣＯの自然発振周波数は一般に、半導体装置の製造プロセスの僅かなばらつきにより同一ウェーハであっても半導体チップ毎に異なり、±３０％程度ばらつく。このため、キャプチャーレンジの広いＰＬＬ回路が必要になり、回路設計が複雑又は困難になる。
【０００３】
そこで図１１に示す如く、ＰＬＬ回路に、中心周波数設定可変のデジタルＶＣＯが用いられている。この回路は、位相比較器１０と、ループフィルタ１１と、ＶＣＯ制御回路１２と、デジタルＶＣＯ１３とが環状に接続されている。
ＶＣＯ制御回路１２は、Ａ／Ｄ変換器の一種であり、アナログ電圧ＡＶに応じたデジタル値ＤＶを出力する。ＶＣＯ制御回路１２の入出力特性を図１２（Ａ）に示す。
【０００４】
デジタルＶＣＯ１３の出力クロックＣＬＫの周波数ｆは、デジタル値ＤＶの１次関数になっており、デジタル値ＤＶがその最大値ＤＶmaxの半分の値のときの出力周波数ｆを中心周波数ｆcとすると、ｆ／ｆcはデジタル値ＤＶに対し図１２（Ｂ）に示す如く変化する。中心周波数ｆcは、中心周波数設定回路１４からの中心周波数設定値ＣＦＶにより定まり、中心周波数設定値ＣＦＶがその最大値ＣＦＶmacxの半分の値のときのｆcは自然発振周波数と称されており、これをｆcoとすると、ｆc／ｆcoは図１２（Ｃ）に示す如く変化する。この例では、０．８≦ｆc／ｆco≦１．２となっている。
【０００５】
【発明が解決しようとする課題】
例えば参照信号ＲＥＦの周波数ｆr及びデジタルＶＣＯ１３の自然発振周波数ｆcoの設計値がいずれも１００MHzのとき、実際の自然発振周波数ｆcoが７０MHzであったとする。この場合、中心周波数設定値ＣＦＶを最大値ＣＦＶmaxにすると、中心周波数ｆcが２０％増加して８４MHzになる。デジタル値ＤＶの変化に対する出力周波数ｆの範囲は、７９．８MHz≦ｆ≦８８．２MHzであるので、このＰＬＬ回路では１００MHzの参照信号ＲＥＦに対しクロックＣＬＫを位相同期状態にすることができない。
【０００６】
このため、半導体装置の歩留りが低くなる。この歩留りを上げるには、出力周波数ｆのレンジの広いデジタルＶＣＯ１３が必要になり、デジタルＶＣＯ１３の設計が容易でなく、ＰＬＬ回路が高価になる。
デジタル値ＤＶを最大値ＤＶmaxの半分に固定した状態で、出力クロック（フィードバッククロック）ＣＬＫをオシロスコープに供給して出力周波数ｆを測定し、これが参照周波数ｆrになるように中心周波数設定値ＣＦＶが調整される。この調整は、半導体装置の出荷前に検査者により手動で行われる。中心周波数設定回路１４はＰＬＬ回路と共に半導体装置に内蔵されており、そのスイッチ素子の状態が、不図示のヒューズを熔断するかしないかにより固定され、これにより中心周波数設定値ＣＦＶが固定される。
【０００７】
従来では、このような調整作業を個々の半導体チップ毎に行わなければならず、半導体チップの量産性が低下する原因となっていた。
本発明の目的は、このような問題点に鑑み、フィードバッククロックの中心周波数が参照信号の周波数に近づくように自動調整することが可能なＰＬＬ回路及びその自動調整回路並びに半導体装置を提供することにある。
【０００８】
本発明の他の目的は、フィードバッククロックの中心周波数が参照信号の周波数により近づくように自動調整することが可能なＰＬＬ回路及びその自動調整回路並びに半導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明は、ＶＣＯの出力端と位相比較器の一方の入力端との間に、プログラムデータＮが設定可変であり該ＶＣＯの出力周波数をＮ分周するプログラマブル分周器が接続されたＰＬＬ回路の、該プログラムデータＮを調整するＰＬＬ自動調整回路であって、該ＶＣＯはその入出力特性を変更する制御入力端を有し、
実質的に該ＶＣＯの出力クロックを設定時間計数する第１カウンタと、
該第１カウンタの値に応じて該プログラムデータＮを設定するとともに、該第１カウンタの値と該プログラムデータＮとに応じた制御設定値を出力するデータ変換器と、
該プログラマブル分周器の出力クロックを設定時間計数する第２カウンタと、
該第２カウンタの計数値と該制御設定値とを比較する比較器と、
該比較器の比較結果に応じて計数値がインクリメント又はデクリメントされ、該計数値に基づいた値を該制御入力端に供給するアップダウンカウンタと、
を有する。
【００１０】
本発明によれば、ＶＣＯと位相比較器との間にプログラマブル分周器が接続され、プログラマブル分周器のプログラムデータＮが調整されるので、プログラマブル分周器を用いない場合よりもＶＣＯの中心周波数設定範囲が狭くなって、ＰＬＬ回路の回路設計が容易になり、かつ、ＰＬＬ回路を含む半導体装置の歩留りが向上するという効果を奏する。
【００１１】
また、プログラマブル分周器にプログラムデータＮが自動的に設定されるので、フィードバッククロック周波数である（ＶＣＯの中心周波数）／Ｎが参照信号の周波数に近づくように自動調整されるという効果を奏する。
さらに、ＰＬＬ回路を内蔵した半導体装置の出荷前の調整が簡単又は不要となり、量産生が向上するという効果を奏する。
また、プログラムデータＮをプログラマブル分周器に設定する粗調整に加えて、ＶＣＯの入出力特性を変更する微調整が行われるので、フィードバッククロックの中心周波数が参照信号の周波数により近づくように自動調整されるという効果を奏する。
また、フィードバッククロックの中心周波数が参照信号の周波数に近づくように自動調整され、半導体装置の製造プロセスのばらつきによりＶＣＯの特性が比較的大きくばらついても、位相ロックが高速かつ確実に行われるという効果を奏する。
【００１２】
本発明の第１態様では、上記データ変換器は、アドレス入力値を記憶値に変換するメモリである。
この第１態様によれば、メモリの内容を変えるだけで各種ＰＬＬ回路に適用可能となるので、データ変換器の汎用性が高いという効果を奏する。
本発明の第２態様では、調整開始信号に応答して、上記プログラムデータＮが設定される迄、上記ＶＣＯの出力周波数が自然発振周波数になるように制御する制御回路を有する。
【００１３】
この第２態様によれば、フィードバッククロック周波数を参照信号の周波数に近づける調整がより適正に行われるという効果を奏する。
本発明の第３態様では、上記データ変換器の出力値が供給されるレジスタを有し、
上記制御回路は、該データ変換器の出力値が定められた後に該レジスタにその入力値を保持させる。
【００１５】
本発明の第４態様では、上記制御設定値が供給され、保持値を上記ＶＣＯの上記制御入力端に供給するレジスタと、
該制御設定値が定められた後に該レジスタにその入力値を保持させる制御回路と、
を有する。
【００１６】
この第４態様によれば、データ変換器の出力がレジスタを介してＶＣＯの制御入力端に供給されるので、データ変換器の出力に基づいてフィードバック調整する場合よりも、構成が簡単であり且つ調整が短時間で行われるという効果を奏する。
【００１７】
本発明の第５態様では、調整開始信号に応答して、上記プログラムデータＮが設定される迄上記ＶＣＯの上記制御入力端に供給される値を略中央値に固定させ、且つ、上記アップダウンカウンタの計数値に基づいた値が該制御入力端に供給される迄該ＶＣＯの入力値が略中央値になるように制御する制御回路を有する。
【００１８】
この第５態様によれば、フィードバッククロック周波数を参照信号の周波数に近づける調整がより適正に行われるという効果を奏する。
本発明の第６態様では、上記ＶＣＯの上記制御入力端に供給される値は、上記アップダウンカウンタの計数値である。
本発明の第７態様の自動調整回路付ＰＬＬ回路では、
ＰＬＬ回路と、
上記いずれか１つのＰＬＬ自動調整回路と、
を有する。
【００１９】
本発明の第８態様の自動調整回路付ＰＬＬ回路では、
上記ＰＬＬ回路が位相同期状態になったかどうかを検出するロック検出回路と、
上記調整開始信号がアクティブになってから該ロック検出回路が該位相同期状態になったことを検出する迄の時間が設定時間を越えた場合に該調整開始信号を再度アクティブにさせるタイマと、
を有する。
【００２０】
この第８態様によれば、カウンタでノイズを計数して調整が不正確になり調整時間が正常な場合よりも長くなっても、再調整が自動的に行われ、調整の信頼性が向上するという効果を奏する。
本発明の第９態様の自動調整回路付ＰＬＬ回路では、上記ＰＬＬ回路は、上記ＶＣＯの入力がデジタル値であり、該ＶＣＯの前段にアナログ電圧をデジタル値に変換するＶＣＯ制御回路を有し、該ＶＣＯ制御回路はその出力範囲を第１範囲と該第１範囲より広い第２範囲とに切り換えるための制御入力端を有し、
位相同期状態になったかどうかを検出して検出信号を該ＶＣＯ制御回路の該制御入力端に供給することにより、該位相同期状態になってないことを検出している時に該ＶＣＯ制御回路の出力範囲を該第１範囲にさせ、該位相同期状態になっていることを検出している時に該ＶＣＯ制御回路の出力範囲を該第２範囲にさせるロック検出回路と、
を有する。
【００２１】
一般にＰＬＬ回路のキャプチャレンジはロックレンジよりも狭いので、この第１１態様によれば、この切り換えにより位相ロック状態への引き込み及びその後の位相ロック状態保持がより適正に行われるという効果を奏する。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、第１実施形態の自動調整回路付ＰＬＬ回路を示す。この自動調整回路付ＰＬＬ回路は、例えば１つの半導体チップ内に形成されている（以下の他の実施形態についても同様）。
【００２３】
位相比較器１０、ループフィルタ１１、ＶＣＯ制御回路１２及びデジタルＶＣＯ１３は図１１と同一であり、これらからそれぞれ位相誤差信号ＥＲＲ、アナログ電圧ＡＶ、デジタル値ＤＶ及びクロックＣＬＫ１が出力される。位相誤差信号ＥＲＲが、参照信号ＲＥＦに対する出力クロックＣＬＫの位相の遅れを示している場合には、アナログ電圧ＡＶが上昇し、逆に、位相誤差信号ＥＲＲが、参照信号ＲＥＦに対する出力クロックＣＬＫの位相の進みを示している場合には、アナログ電圧ＡＶが低下する。ＶＣＯ制御回路１２及びデジタルＶＣＯ１３の動作は、従来の技術の欄で述べたのと同様である。
【００２４】
デジタルＶＣＯ１３の出力端と位相比較器１０の一方の入力端との間には、プログラマブル分周器１５が接続されている。プログラマブル分周器１５は、クロック入力端ＣＫに供給される周波数ｆ1のクロックＣＬＫ１を１／ＮＶ分周した周波数ｆ＝ｆ1／ＮＶの出力クロックＣＬＫを出力する。値ＮＶは、プログラマブル分周器１５のプログラムデータ入力端ＰＤに設定される。
【００２５】
出力クロックＣＬＫは、オアゲート１６の一方の入力端に供給され、オアゲート１６を通り、フィードバック信号として位相比較器１０の一方の入力端に供給される。参照信号ＲＥＦは、直列信号又はクロックであり、オアゲート１７の一方の入力端に供給され、オアゲート１７を通り、位相比較器１０の他方の入力端に供給される。オアゲート１６及び１７の他方の入力端には、オアゲート１６及び１７を開閉制御するインヒビット信号ＩＮＨが供給される。
【００２６】
インヒビット信号ＩＮＨが低レベルのとき、オアゲート１６及び１７が開かれて、位相比較器１０、ループフィルタ１１、ＶＣＯ制御回路１２、デジタルＶＣＯ１３及びプログラマブル分周器１５の位相同期制御ループが形成される。このループでは、参照信号ＲＥＦに対し出力クロックＣＬＫの位相が進んでいる場合、ループフィルタ１１の出力電圧ＡＶが低下してクロックＣＬＫ１の周波数ｆ1が低下し、出力クロックＣＬＫの周波数ｆも低下して、参照信号ＲＥＦに対する出力クロックＣＬＫの位相遅れが小さくなる。逆に、参照信号ＲＥＦに対し出力クロックＣＬＫの位相が遅れている場合、ループフィルタ１１の出力電圧ＡＶが上昇してクロックＣＬＫ１の周波数ｆ1が上昇し、出力クロックＣＬＫの周波数ｆも上昇して、参照信号ＲＥＦに対する出力クロックＣＬＫの位相進みが小さくなる。
【００２７】
ＰＬＬ自動調整回路２０には、調整開始信号としてのリセット信号ＲＳＴ、基準クロックＣＬＫ０、クロックＣＬＫ１、出力クロックＣＬＫ及び参照周波数コードＲＦＣが供給される。ＰＬＬ自動調整回路２０は、上記のプログラムデータＮＶ及びインヒビット信号ＩＮＨを出力し、中心周波数設定値ＣＦＶをデジタルＶＣＯ１３の中心周波数制御入力端に供給する。
【００２８】
ＰＬＬ自動調整回路２０の構成例を、図２に示す。
この回路２０では、クロックＣＬＫ１がカウンタ２１のクロック入力端ＣＫに供給され、イネーブル信号入力端ＥＮが高レベルのときにクロックＣＬＫ１の立ち上がりが計数され、その計数値ＣＶ１が、データ変換器としてのテーブルＲＯＭ２２の下位アドレス入力端に供給される。テーブルＲＯＭ２２の上位アドレス入力端には、参照周波数コードＲＦＣが供給される。テーブルＲＯＭ２２からプログラムデータＮと中心周波数設定値ＣＦの組が１ワードのデータとして読み出され、レジスタ２３のデータ入力端に供給される。
【００２９】
テーブルＲＯＭ２２のアドレスとこのアドレスに記憶されている値との関係の具体例を、図３に示す。参照周波数コードＲＦＣが０、１及び２のときそれぞれ参照周波数は４０MHz、５０MHz及び６０MHzであることを示している。基準クロックＣＬＫ０の周波数は１MHzであり、このときＣＶ１＝ｆco／２である。例えば参照周波数コードＲＦＣが１で計数値ＣＶ１が５５のとき、プログラムデータＮが２、中心周波数設定値ＣＦが８となる。
【００３０】
制御回路２４には、リセット信号ＲＳＴ及び基準クロックＣＬＫ０が供給され、制御回路２４は、イネーブル信号ＥＮ１をカウンタ２１のイネーブル信号入力端ＥＮに供給し、レジスタ２３のクロック入力端ＣＫにラッチ信号ＬＣＨを供給し、また、インヒビット信号ＩＮＨを出力する。
次に、制御回路２４の動作を示す図４を参照して、図１及び図２の回路の動作を説明する。
【００３１】
図１の回路は例えば通信装置に用いられる。この通信装置への電源投入により、リセット信号ＲＳＴのパルスが制御回路２４に供給されると、制御回路２４はインヒビット信号ＩＮＨを高レベルにする。これにより、オアゲート１６及び１７が閉じられて、位相誤差信号ＥＲＲが誤差０を示し、アナログ電圧ＡＶ及びデジタル値ＤＶがいずれも変動範囲の中央値になる。また、リセット信号ＲＳＴのパルスにより、カウンタ２１の計数値ＣＶ１がゼロクリアされ、参照周波数コードＲＦＣの値によらず、テーブルＲＯＭ２２からＣＦmax／２が中心周波数設定値ＣＦとして読み出され、ラッチ信号ＬＣＨの立ち上がりでこの中心周波数設定値ＣＦがレジスタ２３に保持される。
【００３２】
これにより、クロックＣＬＫ１の周波数ｆ1は、自然発振周波数ｆcoとなる。制御回路２４は、例えば基準クロックＣＬＫ０の立ち上がりを２個計数すると、基準クロックＣＬＫ０の立ち下がりまでの時間Ｔ0の間、イネーブル信号ＥＮ１を高レベルにする。カウンタ２１は、イネーブル信号ＥＮ１が高レベルの間、クロックＣＬＫ１の立ち上がりを計数する。
【００３３】
参照周波数コードＲＦＣと計数値ＣＶ１とでテーブルＲＯＭ２２がアドレス指定され、テーブルＲＯＭ２２からプログラムデータＮと中心周波数設定値ＣＦとが読み出され、レジスタ２３のデータ入力端に供給される。
次の基準クロックＣＬＫ０の立ち上がりでラッチ信号ＬＣＨが立ち上がり、このタイミングでプログラムデータＮ及び中心周波数設定値ＣＦがそれぞれＮＶ及びＣＦＶとしてレジスタ２３に保持される。
【００３４】
プログラムデータＮは、｜ｆco／Ｎ−ｆr｜が最小になるように定められている。中心周波数設定値ＣＦは、
（ｆr・Ｎ−ｆco）／ｆco：μ＝（ＣＦ−ＣＦmax／２）：（ＣＦmax／２）が成立するように定められている。ここに、ＣＦmaxは中心周波数設定値ＣＦの最大値であり、比μは図１２（Ｃ）のｆc／ｆcoの範囲１．０±μのμ、例えば０．２である。比μは経験的な推定値であり、自然発振周波数ｆcoの値によらず一定と仮定しても、自然発振周波数ｆcoの値に応じた経験的な値であてもよい。上式から中心周波数設定値ＣＦは、次式で表される。
【００３５】
ＣＦ＝（ＣＦmax／２）
・｛１＋（ｆr・Ｎ／ｆco−１）／μ｝
ＣＦの値は、整数化され、かつ、設定可能な最大値ＣＦmaxを越えない範囲に制限される。図３のＣＦは、μ＝０．２、ＣＦmax＝３１とし、この式に基づいて算出されたものであり、いずれも設定可能な最大値３１を越えていない。
【００３６】
プログラムデータＮＶはプログラマブル分周器１５のプログラムデータ入力端ＰＤに供給され、中心周波数設定値ＣＦＶはデジタルＶＣＯ１３の中心周波数制御入力端に供給される。
これにより、プログラマブル分周器１５及びデジタルＶＣＯ１３の設定が完了する。
【００３７】
基準クロックＣＬＫ０の次の立ち下がりに同期してインヒビット信号ＩＮＨが低レベルになり、オアゲート１６及び１７が開かれて、位相同期制御ループが有効になる。
本第１実施形態によれば、調整値であるデジタルＶＣＯ１３の中心周波数設定値ＣＦＶ及びプログラマブル分周器１５のプログラムデータＮＶが、ＰＬＬ自動調整回路２０により自動的に設定されるので、ＰＬＬ回路を内蔵した半導体装置の出荷前の調整が不要となり、量産生が向上する。
【００３８】
また、電源投入等によりリセットパルスが供給される毎に、調整値が更新されるので、周囲温度の変化や回路素子特性の経時的変化によりデジタルＶＣＯ１３の特性が変化しても、これに応じて適当な調整値が設定される。
さらに、デジタルＶＣＯ１３と位相比較器１０との間にプログラマブル分周器１５を接続し、プログラマブル分周器１５のプログラムデータＮＶを調整しているので、図３からも明らかなようにプログラマブル分周器１５を用いない場合よりもデジタルＶＣＯ１３の中心周波数設定値ＣＦＶの範囲が狭くなって、ＰＬＬ回路の回路設計が容易になり、かつ、ＰＬＬ回路を含む半導体装置の歩留りが向上する。
【００３９】
［第２実施形態］
上記第１実施形態では、比μは推定値であり、半導体装置の製造プロセスのばらつきによらないと仮定しているが、実際には比μが該ばらつきにより変化するので、中心周波数設定値ＣＦＶが最適値になるとは限らない。
図５は、この問題を解決するためのＰＬＬ自動調整回路２０Ａを示す。
【００４０】
テーブルＲＯＭ２２Ａは、図２のテーブルＲＯＭ２２と２つの点で相違する。１つは、基準周波数コードＢＦＣが上位アドレスとして付加されている点である。基準クロックＣＬＫ０の周波数が可変であり、この周波数に対応して基準周波数コードＢＦＣが定められている。他の１つは、中心周波数設定値ＣＦの替わりに計数値ＣＶ２の目標値ＴＶがテーブルＲＯＭ２２Ａに格納されている点である。
【００４１】
テーブルＲＯＭ２２Ａのアドレスと、このアドレスに記憶されている値との関係の具体例を図６に示す。この図において、基準周波数コードＢＦＣの０及び１はそれぞれ基準クロックＣＬＫ０の周波数１MHz及び０．５MHzに対応している。図３の場合と同じく、参照周波数コードＲＦＣが０、１及び２のときそれぞれ参照周波数は４０MHz、５０MHz及び６０MHzである。
【００４２】
ＰＬＬ自動調整回路２０Ａは、目標値ＴＶから中心周波数設定値ＣＦＶを得るために、カウンタ２５と、デジタルコンパレータ２６と、Ｕ／Ｄ（アップ／ダウン）カウンタ２７とを備えている。
カウンタ２５のクロック入力端ＣＫには出力クロックＣＬＫが供給され、カウンタ２５のクリア入力端ＣＬＲ及びイネーブル信号入力端ＥＮにはいずれも基準クロックＣＬＫ０が供給される。
【００４３】
デジタルコンパレータ２６は、カウンタ２５の、計数値ＣＶ２（基準クロックＣＬＫ０の周波数が１MHzのときＣＶ２＝ｆc／（２Ｎ））と、テーブルＲＯＭ２２Ａの出力ＴＶ（基準クロックＣＬＫ０の周波数が１MHzのときＴＶ＝ｆr／２）とを比較し、イネーブル信号入力端ＥＮが高レベルのときにその比較結果を出力する。すなわち、デジタルコンパレータ２６は、イネーブル信号入力端ＥＮが高レベルの状態で、ＣＶ２＜ＴＶのときアップ信号ＵＰを高レベルにし、ＣＶ２＞ＤＶのときダウン信号ＤＮを高レベルにし、計数値ＣＶ２が目標値ＴＶに略等しいとき略一致信号ＳＥＱを高レベルにし、また、イネーブル信号入力端ＥＮが低レベルの状態でこれらの信号を低レベルにする。アップ信号ＵＰ及びダウン信号ＤＮはそれぞれＵ／Ｄカウンタ２７のアップクロック入力端ＵＣＫ及びダウンクロック入力端ＤＣＫに供給される。
【００４４】
Ｕ／Ｄカウンタ２７は、イネーブル信号ＥＮ３が高レベルのとき、アップ信号ＵＰの立ち上がりで計数値がインクリメントされ、ダウン信号ＤＮの立ち上がりで計数値デがクリメントされる。この計数値は、中心周波数設定値ＣＦＶとして図１のデジタルＶＣＯ１３に供給される。
次に、上記の如く構成されたＰＬＬ自動調整回路２０Ａの動作を説明する。
【００４５】
制御回路２４Ａは、リセット信号ＲＳＴのパルスに応答して、Ｕ／Ｄカウンタ２７に初期値ＣＦＶmax／２をロードし、インヒビット信号ＩＮＨを高レベルにする。これにより、周波数ｆ1が自然発振周波数ｆcoになる。
カウンタ２１及びテーブルＲＯＭ２２Ａの動作並びにレジスタ２３ＡにプログラムデータＮを保持するタイミングは、図２の場合と同一である。この保持までが調整の第１段階である。プログラムデータＮは、｜ｆco／Ｎ−ｆr｜が最小になるように定められる。すなわち、第１段階では｜ｆco／Ｎ−ｆr｜が最小になるように粗調整される。
【００４６】
次に、第２段階での微調整を説明する。
図７は、制御回路２４Ａ及びデジタルコンパレータ２６の動作を示す。
基準クロックＣＬＫ０の立ち上がりでカウンタ２５の計数値ＣＶ２がゼロクリアされ、その後基準クロックＣＬＫ０が立ち下がるまでの時間Ｔ0の間、出力クロックＣＬＫがカウンタ２５で計数される。
【００４７】
イネーブル信号ＥＮ２及びＥＮ３は、レジスタ２３ＡにプログラムデータＮが保持されるまでは低レベルのままであり、この保持後に有効になる。この保持後では、カウンタ２５の計数値ＣＶ２はｆc／（２Ｎ）となる。
プログラムデータＮの保持後において、基準クロックＣＬＫ０が低レベルになってから、デジタルコンパレータ２６で比較が行われた後に、イネーブル信号ＥＮ２が高レベルになり、計数値ＣＶ２と目標値ＴＶの比較結果がデジタルコンパレータ２６から出力される。
【００４８】
ＣＶ２＜ＴＶのとき、すなわちｆc／Ｎ＜ｆrのとき、アップ信号ＵＰのパルスで中心周波数設定値ＣＦＶがインクリメントされて、出力クロックＣＬＫの周波数ｆが上昇し、ｆc／Ｎが参照周波数ｆrに近づく。逆に、ＣＶ２＞ＴＶのとき、すなわちｆc／Ｎ＞ｆrのとき、ダウン信号ＤＮのパルスで中心周波数設定値ＣＦＶがデクリメントされて、出力クロックＣＬＫの中心周波数ｆcが低下し、ｆc／Ｎが参照周波数ｆrに近づく。すなわち、第２段階では、｜ｆc／Ｎ−ｆr｜が０に近づくように微調整される。
【００４９】
図７では、ＣＶ２＜ＴＶが２回成立した後、計数値ＣＶ２が目標値ＴＶに略一致する場合を示している。
この第２実施形態によれば、フィードバッククロック周波数ｆc／Ｎが参照周波数ｆrに略一致するように中心周波数設定値ＣＦＶが自動的に定められるので、半導体装置の製造プロセスのばらつきによりデジタルＶＣＯ１３の特性が比較的大きくばらついても、位相ロックが高速かつ確実に行われる。
【００５０】
［第３実施形態］
図８は、本発明の第３実施形態の自動調整回路付ＰＬＬ回路を示す。
図５のカウンタ２１がノイズを計数すると、プログラムデータＮ又は目標値ＴＶの値が所望の値からずれ、調整が不正確になる場合も考えられる。このような場合、正常な場合よりも調整時間が長くなる。
【００５１】
そこで、ＰＬＬ自動調整回路２０Ｂからの調整開始信号ＡＳＴをタイマスタート信号としてタイマ１８を起動させ、この後、タイマ１８の設定時間Ｔ1内にタイマ１８のリセット入力端ＲＳの立ち上がりが検出されないとき、タイムアップ信号ＴＵＰをＰＬＬ自動調整回路２０Ｂに供給して、調整動作を再開させている。タイマ１８のリセット入力端ＲＳには、ロック検出回路１９からのロック検出信号ＬＤが供給される。ロック検出回路１９は、位相比較器１０からの位相誤差信号ＥＲＲに基づいて位相がロックされたかどうかを判定し、位相がロックされたと判定したときに、ロック検出信号ＬＤを高レベルにする。
【００５２】
ＰＬＬ自動調整回路２０Ｂの構成例を図９に示す。
ＰＬＬ自動調整回路２０Ｂは、図５のＰＬＬ自動調整回路２０Ａに、切換検出回路２８及びオアゲート２９が付加された構成となっている。
切換検出回路２８は、基準周波数コードＢＦＣ又は参照周波数コードＲＦＣの値が変化したことを検出すると、切換検出信号ＣＨＧのパルスを出力する。切換検出信号ＣＨＧ、リセット信号ＲＳＴ及びタイムアップ信号ＴＵＰはオアゲート２９に供給され、オアゲート２９の出力が調整開始信号ＡＳＴとして制御回路２４Ａに供給される。この調整開始信号ＡＳＴは、図５のリセット信号ＲＳＴと同様に機能する。
【００５３】
図１０（Ａ）及び（Ｂ）はそれぞれ、調整動作開始後、調整時間がＴ1を越えても位相同期状態が検出されない場合及び検出される場合の動作を示している。
上記構成において、切換検出信号ＣＨＧ、リセット信号ＲＳＴ又はタイムアップ信号ＴＵＰのパルスがオアゲート２９に供給されると、上記第２実施形態で述べた調整動作が行われる。調整時間がＴ1を越えても位相ロック状態が検出されない時、タイマ１８からタイムアップ信号ＴＵＰのパルスが出力されて、再調整が行われる。
【００５４】
したがって、カウンタ２１でノイズを計数することによりプログラムデータＮ又は目標値ＴＶが所望の値からずれて調整が不正確になり、調整時間が正常な場合よりも長くなっても、再調整が自動的に行われ、調整の信頼性が向上する。
また、基準クロック周波数ｆ0又は参照周波数ｆrを切換えた場合にも調整が行われるので、この切換後にリセットスイッチを押す必要がなく、操作性が向上する。
【００５５】
図８のＶＣＯ制御回路１２Ａは、その制御入力端にロック検出信号ＬＤが供給され、ロック検出信号ＬＤが低レベルであるか高レベルであるかに応じてＶＣＯ制御回路１２Ａの入出力特性が図１０（Ｃ）に示す如く切換えられる。すなわち、ロック検出信号ＬＤが低レベルで位相ロック検出前のときには、０≦ＡＶ≦Ｖ１でＤＶ＝‘０１１００’に固定され、Ｖ２≦ＡＶ≦ＶＣＣでＤＶ＝‘１０１００’に固定されて、デジタル値ＤＶの範囲が２進数‘０１１００’〜‘１００００’と狭くなり、ロック検出信号ＬＤが高レベルで位相ロック検出された後は、該固定が取り外されてデジタル値ＤＶの範囲が２進数‘０００００’〜‘１１１１１’と広くなる。
【００５６】
一般にＰＬＬ回路のキャプチャレンジはロックレンジよりも狭いので、このようにＶＣＯ制御回路１２Ａの特性を切り換えることにより位相ロック状態への引き込みが確実に行われ、かつ、位相ロック検出後に位相ロック状態が保持され得る出力周波数ｆの範囲が広くなる。
なお、本発明には外にも種々の変形例が含まれる。
【００５７】
例えば上記第１実施形態において、カウンタ２１の計数値ＣＶ１の上位ビットのみテーブルＲＯＭ２２のアドレス入力端に供給する構成であってもよい。データ変換器としてのテーブルＲＯＭ２２の替わりに、ＲＡＭ又はデータ変換回路を用いた構成であってもよい。このデータ変換回路は、入力値に基づいて出力値を演算する演算回路であってもよい。ＰＬＬ自動調整回路２０は、プログラムデータＮのみを調整するものであってもよい。この場合、ＶＣＯ制御回路１２とデジタルＶＣＯ１３とをアナログＶＣＯで置き換えた構成であってもよい。また、アナログＶＣＯの入出力特性をＰＬＬ自動調整回路で調整する構成であってもよい。
【００５８】
また、上記第２実施形態では、カウンタ２１及び２５での計数時間をいずれも基準クロックＣＬＫ０の半周期としたが、計数時間が定まっておればよく、例えば、カウンタ２５での計数時間をカウンタ２１での計数時間のＮ倍にしたり、カウンタ２５での計数時間とカウンタ２１での計数時間とを異なる周期のクロックで定めるようにしてもよい。さらに、デジタルコンパレータ２６で計数値ＣＶ２と目標値ＴＶの略一致を検出してＵ／Ｄカウンタ２７の計数値を固定する場合を説明したが、差（ＣＶ２−ＴＶ）の符号が反転する時にＵ／Ｄカウンタ２７の計数値を固定する構成であってもよい。Ｕ／Ｄカウンタ２７の出力値を、レジスタ又は定数倍器を介してＶＣＯ１３の制御入力端に供給する構成であってもよい。
【００５９】
上記第３実施形態において、位相比較器１０には位相誤差と位相ロックとを同時に検出するものも存在し、この場合にはロック検出回路１９は不要である。
上記第１〜３実施形態において、ＰＬＬ自動調整回路をリセット等の所定時間のみ有効にする場合を説明したが、常時有効にするようにしてもよい。ＰＬＬ自動調整回路をリセット等の所定時間のみ有効にする場合には、有効な時間のみ電源をＰＬＬ自動調整回路に供給するようにしてもよい。また、オアゲート１６及び１７を用いずに、該有効な時間においてＶＣＯ制御回路１２又はデジタルＶＣＯ１３の入力値を固定する構成であってもよい。
【００６０】
カウンタ２１は実質的にＶＣＯの出力クロックを計数するものであればよく、例えばプログラム分周器１５のプログラムデータＮを所定値に設定してプログラム分周器１５の出力クロックを計数するようにしてもよい。この場合、カウンタ２１の出力先を切り換えることによりカウンタ２５を省略した構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の自動調整回路付ＰＬＬ回路を示すブロック図である。
【図２】図１中のＰＬＬ自動調整回路の構成例を示すブロック図である。
【図３】図２中のテーブルＲＯＭのアドレスと記憶値との関係の具体例を示す図である。
【図４】図２の制御回路の動作を示すタイミングチャートである。
【図５】本発明の第２実施形態のＰＬＬ自動調整回路の構成例を示すブロック図である。
【図６】図５中のテーブルＲＯＭのアドレスと記憶値との関係の具体例を示す図である。
【図７】図５の制御回路及びデジタルコンパレータの動作を示すタイミングチャートである。
【図８】本発明の第３実施形態の自動調整回路付ＰＬＬ回路を示すブロック図である。
【図９】図８のＰＬＬ自動調整回路の構成例を示すブロック図である。
【図１０】（Ａ）及び（Ｂ）は図８中のタイマの動作を示すタイミングチャートであり、（Ｃ）は図８中のＶＣＯ制御回路の入出力特性図である。
【図１１】従来のＰＬＬ回路のブロック図である。
【図１２】図１１中のＶＣＯ制御回路及びデジタルＶＣＯの入出力特性図である。
【符号の説明】
１０ 位相比較器
１１ ループフィルタ
１２、１２Ａ ＶＣＯ制御回路
１３ デジタルＶＣＯ
１４ 中心周波数設定回路
１５ プログラマブル分周器
１８ タイマ
１９ ロック検出回路
２０、２０Ａ、２０Ｂ ＰＬＬ自動調整回路
２１、２５ カウンタ
２２、２２Ａ テーブルＲＯＭ
２３、２３Ａ レジスタ
２４、２４Ａ 制御回路
２６ デジタルコンパレータ
２７ Ｕ／Ｄカウンタ
【発明の属する技術分野】
本発明は、ＰＬＬ回路及びその自動調整回路並びに半導体装置に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、例えば、受信装置において直列信号からクロックを抽出する回路として用いられている。ＰＬＬ回路のＶＣＯの自然発振周波数は一般に、半導体装置の製造プロセスの僅かなばらつきにより同一ウェーハであっても半導体チップ毎に異なり、±３０％程度ばらつく。このため、キャプチャーレンジの広いＰＬＬ回路が必要になり、回路設計が複雑又は困難になる。
【０００３】
そこで図１１に示す如く、ＰＬＬ回路に、中心周波数設定可変のデジタルＶＣＯが用いられている。この回路は、位相比較器１０と、ループフィルタ１１と、ＶＣＯ制御回路１２と、デジタルＶＣＯ１３とが環状に接続されている。
ＶＣＯ制御回路１２は、Ａ／Ｄ変換器の一種であり、アナログ電圧ＡＶに応じたデジタル値ＤＶを出力する。ＶＣＯ制御回路１２の入出力特性を図１２（Ａ）に示す。
【０００４】
デジタルＶＣＯ１３の出力クロックＣＬＫの周波数ｆは、デジタル値ＤＶの１次関数になっており、デジタル値ＤＶがその最大値ＤＶmaxの半分の値のときの出力周波数ｆを中心周波数ｆcとすると、ｆ／ｆcはデジタル値ＤＶに対し図１２（Ｂ）に示す如く変化する。中心周波数ｆcは、中心周波数設定回路１４からの中心周波数設定値ＣＦＶにより定まり、中心周波数設定値ＣＦＶがその最大値ＣＦＶmacxの半分の値のときのｆcは自然発振周波数と称されており、これをｆcoとすると、ｆc／ｆcoは図１２（Ｃ）に示す如く変化する。この例では、０．８≦ｆc／ｆco≦１．２となっている。
【０００５】
【発明が解決しようとする課題】
例えば参照信号ＲＥＦの周波数ｆr及びデジタルＶＣＯ１３の自然発振周波数ｆcoの設計値がいずれも１００MHzのとき、実際の自然発振周波数ｆcoが７０MHzであったとする。この場合、中心周波数設定値ＣＦＶを最大値ＣＦＶmaxにすると、中心周波数ｆcが２０％増加して８４MHzになる。デジタル値ＤＶの変化に対する出力周波数ｆの範囲は、７９．８MHz≦ｆ≦８８．２MHzであるので、このＰＬＬ回路では１００MHzの参照信号ＲＥＦに対しクロックＣＬＫを位相同期状態にすることができない。
【０００６】
このため、半導体装置の歩留りが低くなる。この歩留りを上げるには、出力周波数ｆのレンジの広いデジタルＶＣＯ１３が必要になり、デジタルＶＣＯ１３の設計が容易でなく、ＰＬＬ回路が高価になる。
デジタル値ＤＶを最大値ＤＶmaxの半分に固定した状態で、出力クロック（フィードバッククロック）ＣＬＫをオシロスコープに供給して出力周波数ｆを測定し、これが参照周波数ｆrになるように中心周波数設定値ＣＦＶが調整される。この調整は、半導体装置の出荷前に検査者により手動で行われる。中心周波数設定回路１４はＰＬＬ回路と共に半導体装置に内蔵されており、そのスイッチ素子の状態が、不図示のヒューズを熔断するかしないかにより固定され、これにより中心周波数設定値ＣＦＶが固定される。
【０００７】
従来では、このような調整作業を個々の半導体チップ毎に行わなければならず、半導体チップの量産性が低下する原因となっていた。
本発明の目的は、このような問題点に鑑み、フィードバッククロックの中心周波数が参照信号の周波数に近づくように自動調整することが可能なＰＬＬ回路及びその自動調整回路並びに半導体装置を提供することにある。
【０００８】
本発明の他の目的は、フィードバッククロックの中心周波数が参照信号の周波数により近づくように自動調整することが可能なＰＬＬ回路及びその自動調整回路並びに半導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明は、ＶＣＯの出力端と位相比較器の一方の入力端との間に、プログラムデータＮが設定可変であり該ＶＣＯの出力周波数をＮ分周するプログラマブル分周器が接続されたＰＬＬ回路の、該プログラムデータＮを調整するＰＬＬ自動調整回路であって、該ＶＣＯはその入出力特性を変更する制御入力端を有し、
実質的に該ＶＣＯの出力クロックを設定時間計数する第１カウンタと、
該第１カウンタの値に応じて該プログラムデータＮを設定するとともに、該第１カウンタの値と該プログラムデータＮとに応じた制御設定値を出力するデータ変換器と、
該プログラマブル分周器の出力クロックを設定時間計数する第２カウンタと、
該第２カウンタの計数値と該制御設定値とを比較する比較器と、
該比較器の比較結果に応じて計数値がインクリメント又はデクリメントされ、該計数値に基づいた値を該制御入力端に供給するアップダウンカウンタと、
を有する。
【００１０】
本発明によれば、ＶＣＯと位相比較器との間にプログラマブル分周器が接続され、プログラマブル分周器のプログラムデータＮが調整されるので、プログラマブル分周器を用いない場合よりもＶＣＯの中心周波数設定範囲が狭くなって、ＰＬＬ回路の回路設計が容易になり、かつ、ＰＬＬ回路を含む半導体装置の歩留りが向上するという効果を奏する。
【００１１】
また、プログラマブル分周器にプログラムデータＮが自動的に設定されるので、フィードバッククロック周波数である（ＶＣＯの中心周波数）／Ｎが参照信号の周波数に近づくように自動調整されるという効果を奏する。
さらに、ＰＬＬ回路を内蔵した半導体装置の出荷前の調整が簡単又は不要となり、量産生が向上するという効果を奏する。
また、プログラムデータＮをプログラマブル分周器に設定する粗調整に加えて、ＶＣＯの入出力特性を変更する微調整が行われるので、フィードバッククロックの中心周波数が参照信号の周波数により近づくように自動調整されるという効果を奏する。
また、フィードバッククロックの中心周波数が参照信号の周波数に近づくように自動調整され、半導体装置の製造プロセスのばらつきによりＶＣＯの特性が比較的大きくばらついても、位相ロックが高速かつ確実に行われるという効果を奏する。
【００１２】
本発明の第１態様では、上記データ変換器は、アドレス入力値を記憶値に変換するメモリである。
この第１態様によれば、メモリの内容を変えるだけで各種ＰＬＬ回路に適用可能となるので、データ変換器の汎用性が高いという効果を奏する。
本発明の第２態様では、調整開始信号に応答して、上記プログラムデータＮが設定される迄、上記ＶＣＯの出力周波数が自然発振周波数になるように制御する制御回路を有する。
【００１３】
この第２態様によれば、フィードバッククロック周波数を参照信号の周波数に近づける調整がより適正に行われるという効果を奏する。
本発明の第３態様では、上記データ変換器の出力値が供給されるレジスタを有し、
上記制御回路は、該データ変換器の出力値が定められた後に該レジスタにその入力値を保持させる。
【００１５】
本発明の第４態様では、上記制御設定値が供給され、保持値を上記ＶＣＯの上記制御入力端に供給するレジスタと、
該制御設定値が定められた後に該レジスタにその入力値を保持させる制御回路と、
を有する。
【００１６】
この第４態様によれば、データ変換器の出力がレジスタを介してＶＣＯの制御入力端に供給されるので、データ変換器の出力に基づいてフィードバック調整する場合よりも、構成が簡単であり且つ調整が短時間で行われるという効果を奏する。
【００１７】
本発明の第５態様では、調整開始信号に応答して、上記プログラムデータＮが設定される迄上記ＶＣＯの上記制御入力端に供給される値を略中央値に固定させ、且つ、上記アップダウンカウンタの計数値に基づいた値が該制御入力端に供給される迄該ＶＣＯの入力値が略中央値になるように制御する制御回路を有する。
【００１８】
この第５態様によれば、フィードバッククロック周波数を参照信号の周波数に近づける調整がより適正に行われるという効果を奏する。
本発明の第６態様では、上記ＶＣＯの上記制御入力端に供給される値は、上記アップダウンカウンタの計数値である。
本発明の第７態様の自動調整回路付ＰＬＬ回路では、
ＰＬＬ回路と、
上記いずれか１つのＰＬＬ自動調整回路と、
を有する。
【００１９】
本発明の第８態様の自動調整回路付ＰＬＬ回路では、
上記ＰＬＬ回路が位相同期状態になったかどうかを検出するロック検出回路と、
上記調整開始信号がアクティブになってから該ロック検出回路が該位相同期状態になったことを検出する迄の時間が設定時間を越えた場合に該調整開始信号を再度アクティブにさせるタイマと、
を有する。
【００２０】
この第８態様によれば、カウンタでノイズを計数して調整が不正確になり調整時間が正常な場合よりも長くなっても、再調整が自動的に行われ、調整の信頼性が向上するという効果を奏する。
本発明の第９態様の自動調整回路付ＰＬＬ回路では、上記ＰＬＬ回路は、上記ＶＣＯの入力がデジタル値であり、該ＶＣＯの前段にアナログ電圧をデジタル値に変換するＶＣＯ制御回路を有し、該ＶＣＯ制御回路はその出力範囲を第１範囲と該第１範囲より広い第２範囲とに切り換えるための制御入力端を有し、
位相同期状態になったかどうかを検出して検出信号を該ＶＣＯ制御回路の該制御入力端に供給することにより、該位相同期状態になってないことを検出している時に該ＶＣＯ制御回路の出力範囲を該第１範囲にさせ、該位相同期状態になっていることを検出している時に該ＶＣＯ制御回路の出力範囲を該第２範囲にさせるロック検出回路と、
を有する。
【００２１】
一般にＰＬＬ回路のキャプチャレンジはロックレンジよりも狭いので、この第１１態様によれば、この切り換えにより位相ロック状態への引き込み及びその後の位相ロック状態保持がより適正に行われるという効果を奏する。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、第１実施形態の自動調整回路付ＰＬＬ回路を示す。この自動調整回路付ＰＬＬ回路は、例えば１つの半導体チップ内に形成されている（以下の他の実施形態についても同様）。
【００２３】
位相比較器１０、ループフィルタ１１、ＶＣＯ制御回路１２及びデジタルＶＣＯ１３は図１１と同一であり、これらからそれぞれ位相誤差信号ＥＲＲ、アナログ電圧ＡＶ、デジタル値ＤＶ及びクロックＣＬＫ１が出力される。位相誤差信号ＥＲＲが、参照信号ＲＥＦに対する出力クロックＣＬＫの位相の遅れを示している場合には、アナログ電圧ＡＶが上昇し、逆に、位相誤差信号ＥＲＲが、参照信号ＲＥＦに対する出力クロックＣＬＫの位相の進みを示している場合には、アナログ電圧ＡＶが低下する。ＶＣＯ制御回路１２及びデジタルＶＣＯ１３の動作は、従来の技術の欄で述べたのと同様である。
【００２４】
デジタルＶＣＯ１３の出力端と位相比較器１０の一方の入力端との間には、プログラマブル分周器１５が接続されている。プログラマブル分周器１５は、クロック入力端ＣＫに供給される周波数ｆ1のクロックＣＬＫ１を１／ＮＶ分周した周波数ｆ＝ｆ1／ＮＶの出力クロックＣＬＫを出力する。値ＮＶは、プログラマブル分周器１５のプログラムデータ入力端ＰＤに設定される。
【００２５】
出力クロックＣＬＫは、オアゲート１６の一方の入力端に供給され、オアゲート１６を通り、フィードバック信号として位相比較器１０の一方の入力端に供給される。参照信号ＲＥＦは、直列信号又はクロックであり、オアゲート１７の一方の入力端に供給され、オアゲート１７を通り、位相比較器１０の他方の入力端に供給される。オアゲート１６及び１７の他方の入力端には、オアゲート１６及び１７を開閉制御するインヒビット信号ＩＮＨが供給される。
【００２６】
インヒビット信号ＩＮＨが低レベルのとき、オアゲート１６及び１７が開かれて、位相比較器１０、ループフィルタ１１、ＶＣＯ制御回路１２、デジタルＶＣＯ１３及びプログラマブル分周器１５の位相同期制御ループが形成される。このループでは、参照信号ＲＥＦに対し出力クロックＣＬＫの位相が進んでいる場合、ループフィルタ１１の出力電圧ＡＶが低下してクロックＣＬＫ１の周波数ｆ1が低下し、出力クロックＣＬＫの周波数ｆも低下して、参照信号ＲＥＦに対する出力クロックＣＬＫの位相遅れが小さくなる。逆に、参照信号ＲＥＦに対し出力クロックＣＬＫの位相が遅れている場合、ループフィルタ１１の出力電圧ＡＶが上昇してクロックＣＬＫ１の周波数ｆ1が上昇し、出力クロックＣＬＫの周波数ｆも上昇して、参照信号ＲＥＦに対する出力クロックＣＬＫの位相進みが小さくなる。
【００２７】
ＰＬＬ自動調整回路２０には、調整開始信号としてのリセット信号ＲＳＴ、基準クロックＣＬＫ０、クロックＣＬＫ１、出力クロックＣＬＫ及び参照周波数コードＲＦＣが供給される。ＰＬＬ自動調整回路２０は、上記のプログラムデータＮＶ及びインヒビット信号ＩＮＨを出力し、中心周波数設定値ＣＦＶをデジタルＶＣＯ１３の中心周波数制御入力端に供給する。
【００２８】
ＰＬＬ自動調整回路２０の構成例を、図２に示す。
この回路２０では、クロックＣＬＫ１がカウンタ２１のクロック入力端ＣＫに供給され、イネーブル信号入力端ＥＮが高レベルのときにクロックＣＬＫ１の立ち上がりが計数され、その計数値ＣＶ１が、データ変換器としてのテーブルＲＯＭ２２の下位アドレス入力端に供給される。テーブルＲＯＭ２２の上位アドレス入力端には、参照周波数コードＲＦＣが供給される。テーブルＲＯＭ２２からプログラムデータＮと中心周波数設定値ＣＦの組が１ワードのデータとして読み出され、レジスタ２３のデータ入力端に供給される。
【００２９】
テーブルＲＯＭ２２のアドレスとこのアドレスに記憶されている値との関係の具体例を、図３に示す。参照周波数コードＲＦＣが０、１及び２のときそれぞれ参照周波数は４０MHz、５０MHz及び６０MHzであることを示している。基準クロックＣＬＫ０の周波数は１MHzであり、このときＣＶ１＝ｆco／２である。例えば参照周波数コードＲＦＣが１で計数値ＣＶ１が５５のとき、プログラムデータＮが２、中心周波数設定値ＣＦが８となる。
【００３０】
制御回路２４には、リセット信号ＲＳＴ及び基準クロックＣＬＫ０が供給され、制御回路２４は、イネーブル信号ＥＮ１をカウンタ２１のイネーブル信号入力端ＥＮに供給し、レジスタ２３のクロック入力端ＣＫにラッチ信号ＬＣＨを供給し、また、インヒビット信号ＩＮＨを出力する。
次に、制御回路２４の動作を示す図４を参照して、図１及び図２の回路の動作を説明する。
【００３１】
図１の回路は例えば通信装置に用いられる。この通信装置への電源投入により、リセット信号ＲＳＴのパルスが制御回路２４に供給されると、制御回路２４はインヒビット信号ＩＮＨを高レベルにする。これにより、オアゲート１６及び１７が閉じられて、位相誤差信号ＥＲＲが誤差０を示し、アナログ電圧ＡＶ及びデジタル値ＤＶがいずれも変動範囲の中央値になる。また、リセット信号ＲＳＴのパルスにより、カウンタ２１の計数値ＣＶ１がゼロクリアされ、参照周波数コードＲＦＣの値によらず、テーブルＲＯＭ２２からＣＦmax／２が中心周波数設定値ＣＦとして読み出され、ラッチ信号ＬＣＨの立ち上がりでこの中心周波数設定値ＣＦがレジスタ２３に保持される。
【００３２】
これにより、クロックＣＬＫ１の周波数ｆ1は、自然発振周波数ｆcoとなる。制御回路２４は、例えば基準クロックＣＬＫ０の立ち上がりを２個計数すると、基準クロックＣＬＫ０の立ち下がりまでの時間Ｔ0の間、イネーブル信号ＥＮ１を高レベルにする。カウンタ２１は、イネーブル信号ＥＮ１が高レベルの間、クロックＣＬＫ１の立ち上がりを計数する。
【００３３】
参照周波数コードＲＦＣと計数値ＣＶ１とでテーブルＲＯＭ２２がアドレス指定され、テーブルＲＯＭ２２からプログラムデータＮと中心周波数設定値ＣＦとが読み出され、レジスタ２３のデータ入力端に供給される。
次の基準クロックＣＬＫ０の立ち上がりでラッチ信号ＬＣＨが立ち上がり、このタイミングでプログラムデータＮ及び中心周波数設定値ＣＦがそれぞれＮＶ及びＣＦＶとしてレジスタ２３に保持される。
【００３４】
プログラムデータＮは、｜ｆco／Ｎ−ｆr｜が最小になるように定められている。中心周波数設定値ＣＦは、
（ｆr・Ｎ−ｆco）／ｆco：μ＝（ＣＦ−ＣＦmax／２）：（ＣＦmax／２）が成立するように定められている。ここに、ＣＦmaxは中心周波数設定値ＣＦの最大値であり、比μは図１２（Ｃ）のｆc／ｆcoの範囲１．０±μのμ、例えば０．２である。比μは経験的な推定値であり、自然発振周波数ｆcoの値によらず一定と仮定しても、自然発振周波数ｆcoの値に応じた経験的な値であてもよい。上式から中心周波数設定値ＣＦは、次式で表される。
【００３５】
ＣＦ＝（ＣＦmax／２）
・｛１＋（ｆr・Ｎ／ｆco−１）／μ｝
ＣＦの値は、整数化され、かつ、設定可能な最大値ＣＦmaxを越えない範囲に制限される。図３のＣＦは、μ＝０．２、ＣＦmax＝３１とし、この式に基づいて算出されたものであり、いずれも設定可能な最大値３１を越えていない。
【００３６】
プログラムデータＮＶはプログラマブル分周器１５のプログラムデータ入力端ＰＤに供給され、中心周波数設定値ＣＦＶはデジタルＶＣＯ１３の中心周波数制御入力端に供給される。
これにより、プログラマブル分周器１５及びデジタルＶＣＯ１３の設定が完了する。
【００３７】
基準クロックＣＬＫ０の次の立ち下がりに同期してインヒビット信号ＩＮＨが低レベルになり、オアゲート１６及び１７が開かれて、位相同期制御ループが有効になる。
本第１実施形態によれば、調整値であるデジタルＶＣＯ１３の中心周波数設定値ＣＦＶ及びプログラマブル分周器１５のプログラムデータＮＶが、ＰＬＬ自動調整回路２０により自動的に設定されるので、ＰＬＬ回路を内蔵した半導体装置の出荷前の調整が不要となり、量産生が向上する。
【００３８】
また、電源投入等によりリセットパルスが供給される毎に、調整値が更新されるので、周囲温度の変化や回路素子特性の経時的変化によりデジタルＶＣＯ１３の特性が変化しても、これに応じて適当な調整値が設定される。
さらに、デジタルＶＣＯ１３と位相比較器１０との間にプログラマブル分周器１５を接続し、プログラマブル分周器１５のプログラムデータＮＶを調整しているので、図３からも明らかなようにプログラマブル分周器１５を用いない場合よりもデジタルＶＣＯ１３の中心周波数設定値ＣＦＶの範囲が狭くなって、ＰＬＬ回路の回路設計が容易になり、かつ、ＰＬＬ回路を含む半導体装置の歩留りが向上する。
【００３９】
［第２実施形態］
上記第１実施形態では、比μは推定値であり、半導体装置の製造プロセスのばらつきによらないと仮定しているが、実際には比μが該ばらつきにより変化するので、中心周波数設定値ＣＦＶが最適値になるとは限らない。
図５は、この問題を解決するためのＰＬＬ自動調整回路２０Ａを示す。
【００４０】
テーブルＲＯＭ２２Ａは、図２のテーブルＲＯＭ２２と２つの点で相違する。１つは、基準周波数コードＢＦＣが上位アドレスとして付加されている点である。基準クロックＣＬＫ０の周波数が可変であり、この周波数に対応して基準周波数コードＢＦＣが定められている。他の１つは、中心周波数設定値ＣＦの替わりに計数値ＣＶ２の目標値ＴＶがテーブルＲＯＭ２２Ａに格納されている点である。
【００４１】
テーブルＲＯＭ２２Ａのアドレスと、このアドレスに記憶されている値との関係の具体例を図６に示す。この図において、基準周波数コードＢＦＣの０及び１はそれぞれ基準クロックＣＬＫ０の周波数１MHz及び０．５MHzに対応している。図３の場合と同じく、参照周波数コードＲＦＣが０、１及び２のときそれぞれ参照周波数は４０MHz、５０MHz及び６０MHzである。
【００４２】
ＰＬＬ自動調整回路２０Ａは、目標値ＴＶから中心周波数設定値ＣＦＶを得るために、カウンタ２５と、デジタルコンパレータ２６と、Ｕ／Ｄ（アップ／ダウン）カウンタ２７とを備えている。
カウンタ２５のクロック入力端ＣＫには出力クロックＣＬＫが供給され、カウンタ２５のクリア入力端ＣＬＲ及びイネーブル信号入力端ＥＮにはいずれも基準クロックＣＬＫ０が供給される。
【００４３】
デジタルコンパレータ２６は、カウンタ２５の、計数値ＣＶ２（基準クロックＣＬＫ０の周波数が１MHzのときＣＶ２＝ｆc／（２Ｎ））と、テーブルＲＯＭ２２Ａの出力ＴＶ（基準クロックＣＬＫ０の周波数が１MHzのときＴＶ＝ｆr／２）とを比較し、イネーブル信号入力端ＥＮが高レベルのときにその比較結果を出力する。すなわち、デジタルコンパレータ２６は、イネーブル信号入力端ＥＮが高レベルの状態で、ＣＶ２＜ＴＶのときアップ信号ＵＰを高レベルにし、ＣＶ２＞ＤＶのときダウン信号ＤＮを高レベルにし、計数値ＣＶ２が目標値ＴＶに略等しいとき略一致信号ＳＥＱを高レベルにし、また、イネーブル信号入力端ＥＮが低レベルの状態でこれらの信号を低レベルにする。アップ信号ＵＰ及びダウン信号ＤＮはそれぞれＵ／Ｄカウンタ２７のアップクロック入力端ＵＣＫ及びダウンクロック入力端ＤＣＫに供給される。
【００４４】
Ｕ／Ｄカウンタ２７は、イネーブル信号ＥＮ３が高レベルのとき、アップ信号ＵＰの立ち上がりで計数値がインクリメントされ、ダウン信号ＤＮの立ち上がりで計数値デがクリメントされる。この計数値は、中心周波数設定値ＣＦＶとして図１のデジタルＶＣＯ１３に供給される。
次に、上記の如く構成されたＰＬＬ自動調整回路２０Ａの動作を説明する。
【００４５】
制御回路２４Ａは、リセット信号ＲＳＴのパルスに応答して、Ｕ／Ｄカウンタ２７に初期値ＣＦＶmax／２をロードし、インヒビット信号ＩＮＨを高レベルにする。これにより、周波数ｆ1が自然発振周波数ｆcoになる。
カウンタ２１及びテーブルＲＯＭ２２Ａの動作並びにレジスタ２３ＡにプログラムデータＮを保持するタイミングは、図２の場合と同一である。この保持までが調整の第１段階である。プログラムデータＮは、｜ｆco／Ｎ−ｆr｜が最小になるように定められる。すなわち、第１段階では｜ｆco／Ｎ−ｆr｜が最小になるように粗調整される。
【００４６】
次に、第２段階での微調整を説明する。
図７は、制御回路２４Ａ及びデジタルコンパレータ２６の動作を示す。
基準クロックＣＬＫ０の立ち上がりでカウンタ２５の計数値ＣＶ２がゼロクリアされ、その後基準クロックＣＬＫ０が立ち下がるまでの時間Ｔ0の間、出力クロックＣＬＫがカウンタ２５で計数される。
【００４７】
イネーブル信号ＥＮ２及びＥＮ３は、レジスタ２３ＡにプログラムデータＮが保持されるまでは低レベルのままであり、この保持後に有効になる。この保持後では、カウンタ２５の計数値ＣＶ２はｆc／（２Ｎ）となる。
プログラムデータＮの保持後において、基準クロックＣＬＫ０が低レベルになってから、デジタルコンパレータ２６で比較が行われた後に、イネーブル信号ＥＮ２が高レベルになり、計数値ＣＶ２と目標値ＴＶの比較結果がデジタルコンパレータ２６から出力される。
【００４８】
ＣＶ２＜ＴＶのとき、すなわちｆc／Ｎ＜ｆrのとき、アップ信号ＵＰのパルスで中心周波数設定値ＣＦＶがインクリメントされて、出力クロックＣＬＫの周波数ｆが上昇し、ｆc／Ｎが参照周波数ｆrに近づく。逆に、ＣＶ２＞ＴＶのとき、すなわちｆc／Ｎ＞ｆrのとき、ダウン信号ＤＮのパルスで中心周波数設定値ＣＦＶがデクリメントされて、出力クロックＣＬＫの中心周波数ｆcが低下し、ｆc／Ｎが参照周波数ｆrに近づく。すなわち、第２段階では、｜ｆc／Ｎ−ｆr｜が０に近づくように微調整される。
【００４９】
図７では、ＣＶ２＜ＴＶが２回成立した後、計数値ＣＶ２が目標値ＴＶに略一致する場合を示している。
この第２実施形態によれば、フィードバッククロック周波数ｆc／Ｎが参照周波数ｆrに略一致するように中心周波数設定値ＣＦＶが自動的に定められるので、半導体装置の製造プロセスのばらつきによりデジタルＶＣＯ１３の特性が比較的大きくばらついても、位相ロックが高速かつ確実に行われる。
【００５０】
［第３実施形態］
図８は、本発明の第３実施形態の自動調整回路付ＰＬＬ回路を示す。
図５のカウンタ２１がノイズを計数すると、プログラムデータＮ又は目標値ＴＶの値が所望の値からずれ、調整が不正確になる場合も考えられる。このような場合、正常な場合よりも調整時間が長くなる。
【００５１】
そこで、ＰＬＬ自動調整回路２０Ｂからの調整開始信号ＡＳＴをタイマスタート信号としてタイマ１８を起動させ、この後、タイマ１８の設定時間Ｔ1内にタイマ１８のリセット入力端ＲＳの立ち上がりが検出されないとき、タイムアップ信号ＴＵＰをＰＬＬ自動調整回路２０Ｂに供給して、調整動作を再開させている。タイマ１８のリセット入力端ＲＳには、ロック検出回路１９からのロック検出信号ＬＤが供給される。ロック検出回路１９は、位相比較器１０からの位相誤差信号ＥＲＲに基づいて位相がロックされたかどうかを判定し、位相がロックされたと判定したときに、ロック検出信号ＬＤを高レベルにする。
【００５２】
ＰＬＬ自動調整回路２０Ｂの構成例を図９に示す。
ＰＬＬ自動調整回路２０Ｂは、図５のＰＬＬ自動調整回路２０Ａに、切換検出回路２８及びオアゲート２９が付加された構成となっている。
切換検出回路２８は、基準周波数コードＢＦＣ又は参照周波数コードＲＦＣの値が変化したことを検出すると、切換検出信号ＣＨＧのパルスを出力する。切換検出信号ＣＨＧ、リセット信号ＲＳＴ及びタイムアップ信号ＴＵＰはオアゲート２９に供給され、オアゲート２９の出力が調整開始信号ＡＳＴとして制御回路２４Ａに供給される。この調整開始信号ＡＳＴは、図５のリセット信号ＲＳＴと同様に機能する。
【００５３】
図１０（Ａ）及び（Ｂ）はそれぞれ、調整動作開始後、調整時間がＴ1を越えても位相同期状態が検出されない場合及び検出される場合の動作を示している。
上記構成において、切換検出信号ＣＨＧ、リセット信号ＲＳＴ又はタイムアップ信号ＴＵＰのパルスがオアゲート２９に供給されると、上記第２実施形態で述べた調整動作が行われる。調整時間がＴ1を越えても位相ロック状態が検出されない時、タイマ１８からタイムアップ信号ＴＵＰのパルスが出力されて、再調整が行われる。
【００５４】
したがって、カウンタ２１でノイズを計数することによりプログラムデータＮ又は目標値ＴＶが所望の値からずれて調整が不正確になり、調整時間が正常な場合よりも長くなっても、再調整が自動的に行われ、調整の信頼性が向上する。
また、基準クロック周波数ｆ0又は参照周波数ｆrを切換えた場合にも調整が行われるので、この切換後にリセットスイッチを押す必要がなく、操作性が向上する。
【００５５】
図８のＶＣＯ制御回路１２Ａは、その制御入力端にロック検出信号ＬＤが供給され、ロック検出信号ＬＤが低レベルであるか高レベルであるかに応じてＶＣＯ制御回路１２Ａの入出力特性が図１０（Ｃ）に示す如く切換えられる。すなわち、ロック検出信号ＬＤが低レベルで位相ロック検出前のときには、０≦ＡＶ≦Ｖ１でＤＶ＝‘０１１００’に固定され、Ｖ２≦ＡＶ≦ＶＣＣでＤＶ＝‘１０１００’に固定されて、デジタル値ＤＶの範囲が２進数‘０１１００’〜‘１００００’と狭くなり、ロック検出信号ＬＤが高レベルで位相ロック検出された後は、該固定が取り外されてデジタル値ＤＶの範囲が２進数‘０００００’〜‘１１１１１’と広くなる。
【００５６】
一般にＰＬＬ回路のキャプチャレンジはロックレンジよりも狭いので、このようにＶＣＯ制御回路１２Ａの特性を切り換えることにより位相ロック状態への引き込みが確実に行われ、かつ、位相ロック検出後に位相ロック状態が保持され得る出力周波数ｆの範囲が広くなる。
なお、本発明には外にも種々の変形例が含まれる。
【００５７】
例えば上記第１実施形態において、カウンタ２１の計数値ＣＶ１の上位ビットのみテーブルＲＯＭ２２のアドレス入力端に供給する構成であってもよい。データ変換器としてのテーブルＲＯＭ２２の替わりに、ＲＡＭ又はデータ変換回路を用いた構成であってもよい。このデータ変換回路は、入力値に基づいて出力値を演算する演算回路であってもよい。ＰＬＬ自動調整回路２０は、プログラムデータＮのみを調整するものであってもよい。この場合、ＶＣＯ制御回路１２とデジタルＶＣＯ１３とをアナログＶＣＯで置き換えた構成であってもよい。また、アナログＶＣＯの入出力特性をＰＬＬ自動調整回路で調整する構成であってもよい。
【００５８】
また、上記第２実施形態では、カウンタ２１及び２５での計数時間をいずれも基準クロックＣＬＫ０の半周期としたが、計数時間が定まっておればよく、例えば、カウンタ２５での計数時間をカウンタ２１での計数時間のＮ倍にしたり、カウンタ２５での計数時間とカウンタ２１での計数時間とを異なる周期のクロックで定めるようにしてもよい。さらに、デジタルコンパレータ２６で計数値ＣＶ２と目標値ＴＶの略一致を検出してＵ／Ｄカウンタ２７の計数値を固定する場合を説明したが、差（ＣＶ２−ＴＶ）の符号が反転する時にＵ／Ｄカウンタ２７の計数値を固定する構成であってもよい。Ｕ／Ｄカウンタ２７の出力値を、レジスタ又は定数倍器を介してＶＣＯ１３の制御入力端に供給する構成であってもよい。
【００５９】
上記第３実施形態において、位相比較器１０には位相誤差と位相ロックとを同時に検出するものも存在し、この場合にはロック検出回路１９は不要である。
上記第１〜３実施形態において、ＰＬＬ自動調整回路をリセット等の所定時間のみ有効にする場合を説明したが、常時有効にするようにしてもよい。ＰＬＬ自動調整回路をリセット等の所定時間のみ有効にする場合には、有効な時間のみ電源をＰＬＬ自動調整回路に供給するようにしてもよい。また、オアゲート１６及び１７を用いずに、該有効な時間においてＶＣＯ制御回路１２又はデジタルＶＣＯ１３の入力値を固定する構成であってもよい。
【００６０】
カウンタ２１は実質的にＶＣＯの出力クロックを計数するものであればよく、例えばプログラム分周器１５のプログラムデータＮを所定値に設定してプログラム分周器１５の出力クロックを計数するようにしてもよい。この場合、カウンタ２１の出力先を切り換えることによりカウンタ２５を省略した構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の自動調整回路付ＰＬＬ回路を示すブロック図である。
【図２】図１中のＰＬＬ自動調整回路の構成例を示すブロック図である。
【図３】図２中のテーブルＲＯＭのアドレスと記憶値との関係の具体例を示す図である。
【図４】図２の制御回路の動作を示すタイミングチャートである。
【図５】本発明の第２実施形態のＰＬＬ自動調整回路の構成例を示すブロック図である。
【図６】図５中のテーブルＲＯＭのアドレスと記憶値との関係の具体例を示す図である。
【図７】図５の制御回路及びデジタルコンパレータの動作を示すタイミングチャートである。
【図８】本発明の第３実施形態の自動調整回路付ＰＬＬ回路を示すブロック図である。
【図９】図８のＰＬＬ自動調整回路の構成例を示すブロック図である。
【図１０】（Ａ）及び（Ｂ）は図８中のタイマの動作を示すタイミングチャートであり、（Ｃ）は図８中のＶＣＯ制御回路の入出力特性図である。
【図１１】従来のＰＬＬ回路のブロック図である。
【図１２】図１１中のＶＣＯ制御回路及びデジタルＶＣＯの入出力特性図である。
【符号の説明】
１０ 位相比較器
１１ ループフィルタ
１２、１２Ａ ＶＣＯ制御回路
１３ デジタルＶＣＯ
１４ 中心周波数設定回路
１５ プログラマブル分周器
１８ タイマ
１９ ロック検出回路
２０、２０Ａ、２０Ｂ ＰＬＬ自動調整回路
２１、２５ カウンタ
２２、２２Ａ テーブルＲＯＭ
２３、２３Ａ レジスタ
２４、２４Ａ 制御回路
２６ デジタルコンパレータ
２７ Ｕ／Ｄカウンタ
Claims (11)
- ＶＣＯの出力端と位相比較器の一方の入力端との間に、プログラムデータＮが設定可変であり該ＶＣＯの出力周波数をＮ分周するプログラマブル分周器が接続されたＰＬＬ回路の、該プログラムデータＮを調整するＰＬＬ自動調整回路であって、該ＶＣＯはその入出力特性を変更する制御入力端を有し、
実質的に該ＶＣＯの出力クロックを設定時間計数する第１カウンタと、
該第１カウンタの値に応じて該プログラムデータＮを設定するとともに、該第１カウンタの値と該プログラムデータＮとに応じた制御設定値を出力するデータ変換器と、
該プログラマブル分周器の出力クロックを設定時間計数する第２カウンタと、
該第２カウンタの計数値と該制御設定値とを比較する比較器と、
該比較器の比較結果に応じて計数値がインクリメント又はデクリメントされ、該計数値に基づいた値を該制御入力端に供給するアップダウンカウンタと、
を有することを特徴とするＰＬＬ自動調整回路。 - 上記データ変換器は、アドレス入力値を記憶値に変換するメモリである、
ことを特徴とする請求項１記載のＰＬＬ自動調整回路。 - 調整開始信号に応答して、上記プログラムデータＮが設定される迄、
上記ＶＣＯの出力周波数が自然発振周波数になるように制御する制御回路、
を有することを特徴とする請求項１記載のＰＬＬ自動調整回路。 - 上記データ変換器の出力値が供給されるレジスタを有し、
上記制御回路は、該データ変換器の出力値が定められた後に該レジスタにその入力値を保持させる、
ことを特徴とする請求項３記載のＰＬＬ自動調整回路。 - 上記制御設定値が供給され、保持値を上記ＶＣＯの上記制御入力端に供給するレジスタと、
該制御設定値が定められた後に該レジスタにその入力値を保持させる制御回路と、
を有することを特徴とする請求項１記載のＰＬＬ自動調整回路。 - 調整開始信号に応答して、上記プログラムデータＮが設定される迄上記ＶＣＯの上記制御入力端に供給される値を略中央値に固定させ、且つ、上記アップダウンカウンタの計数値に基づいた値が該制御入力端に供給される迄該ＶＣＯの入力値が略中央値になるように制御する制御回路、
を有することを特徴とする請求項１記載のＰＬＬ自動調整回路。 - 上記ＶＣＯの上記制御入力端に供給される値は、上記アップダウンカウンタの計数値である、
ことを特徴とする請求項６記載のＰＬＬ自動調整回路。 - ＰＬＬ回路と、
請求項１乃至７のいずれか１つに記載のＰＬＬ自動調整回路と、
を有することを特徴とする自動調整回路付ＰＬＬ回路。 - 上記ＰＬＬ回路が位相同期状態になったかどうかを検出するロック検出回路と、
上記調整開始信号がアクティブになってから該ロック検出回路が該位相同期状態になったことを検出する迄の時間が設定時間を越えた場合に該調整開始信号を再度アクティブにさせるタイマと、
を有することを特徴とする請求項８記載の自動調整回路付ＰＬＬ回路。 - 上記ＰＬＬ回路は、上記ＶＣＯの入力がデジタル値であり、該ＶＣＯの前段にアナログ電圧をデジタル値に変換するＶＣＯ制御回路を有し、該ＶＣＯ制御回路はその出力範囲を第１範囲と該第１範囲より広い第２範囲とに切り換えるための制御入力端を有し、
位相同期状態になったかどうかを検出して検出信号を該ＶＣＯ制御回路の該制御入力端に供給することにより、該位相同期状態になってないことを検出している時に該ＶＣＯ制御回路の出力範囲を該第１範囲にさせ、該位相同期状態になっていることを検出している時に該ＶＣＯ制御回路の出力範囲を該第２範囲にさせるロック検出回路と、
を有することを特徴とする請求項８記載の自動調整回路付ＰＬＬ回路。 - 請求項８乃至１０のいずれか１つに記載の自動調整回路付ＰＬＬ回路を有することを特徴とする半導体装置。
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