DE10049333C2 - Digitaler Phasenregelkreis - Google Patents

Digitaler Phasenregelkreis

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Description

Die Erfindung betrifft einen digitalen Phasenregelkreis mit minimaler Einschwingzeit zum Einschwingen auf einen Rücksetz­ zustand.
Phasenregelkreise bzw. PLL-Schaltungen (PLL: Phase Locked Loop) sind Schaltungen zur Frequenz- und Phasensynchronisati­ on zweier Signalschwingungen insbesondere von Taktsignalen. Dabei werden zunehmend digital aufgebaute PLL-Schaltungen eingesetzt.
Die US 6,052,034 beschreibt einen digitalen Phasenregelkreis. Der digitale Phasenregelkreis besteht dabei aus einem Phasen­ detektor, einem digitalen Schleifenfilter, einem digital gesteuerten Oszillator und einem Zähler. Der digitale Phasen­ regelkreis weist keine Rücksetzschaltung auf.
Aus Walters S. M. Troudet, T. "Digital Phase-Locked Loop with Jitter Bounded" in IEEE Transactions an Circuits Band 36, Juli 1989, 7, Seiten 980-986 ist ebenfalls ein herkömmlicher digitaler Phasenregelkreis ohne Rücksetzschaltung bekannt.
Die DE 28 56 211 A1 beschreibt eine digitale Phasenregelschal­ tung mit einem Phasendetektor, der einen integrierten Zähler enthält. Dem Phasendetektor ist dabei eine Verknüpfungsschal­ tung und eine Tiefpassverstärkerschaltung nachgeschaltet. Die Phasenregelschaltung enthält zudem eine digital gesteuerte Oszillatorschaltung und einen programmierbaren Teiler. Eine zusätzliche Hilfsschaltung erzeugt in Abhängigkeit von den Zählimpulsen, die von dem Phasendetektor abgegeben werden, ein Synchronisiersignal für eine Referenzsignalquelle und ein Synchronisiersignal für den programmierbaren Teiler.
Fig. 1 zeigt eine digitale PLL-Schaltung nach dem Stand der Technik. Die PLL-Schaltung besitzt einen ersten Taktsignal­ eingang E1 zum Empfang eines hochfrequenten Zählertaktsignals fTakt und einen zweiten Signaleingang E2 zum Empfang eines Referenztaktsignals mit der Frequenz fref. Die PLL-Schaltung enthält einen Phasendetektor, der die Phasenabweichung Δϕ zwischen dem am Eingang E2 anliegenden Referenztaktsignal und einem an einem Ausgang eines Rückkopplungsfrequenzteilers anliegenden Rückkoppelsignal erfasst. Der Phasendetektor gibt in Abhängigkeit von der erfassten Phasenabweichung Δϕ ein Steuersignal zum Steuern eines digitalen Zählers ab, der durch das Zählertaktsignal mit der Zählertaktfrequenz fTakt getaktet wird. Die Zählertaktfrequenz ftakt liegt dabei bei­ spielsweise bei etwa 100 MHz. Dem gegenüber liegt die Fre­ quenz fref des Referenztaktsignals bei einigen kHz.
Der Zähler gibt einen digitalen Datenwert D über Datenleitun­ gen ab, wobei der digitale Datenwert D der erfassten Phasen­ abweichung entspricht. Der digitale Phasenabweichungswert D wird durch ein digitales Filter gefiltert. Bei dem Filter handelt es sich um ein digitales Tiefpassfilter. Der gefil­ terte Phasenabweichungswert wird an eine digital gesteuerte Oszillatorschaltung DCO (DCO: Digital Controlled Oscillator) abgegeben, die ein Ausgangstaktsignal an einem Signalausgang A1 der digitalen PLL-Schaltung abgibt. Das an dem Ausgang A1 abgegebene Ausgangstaktsignal ist im Normalbetrieb der digi­ talen PLL-Schaltung synchron zu dem an dem Eingang E2 anlie­ genden Referenztaktsignal mit der Frequenz fref. Dabei ist die Ausgangstaktfrequenz faus in der Regel ein Vielfaches der Eingangstaktfrequenz fref. Das Ausgangstaktsignal gelangt ferner an einen Eingang eines Rückkopplungsfrequenzteilers, der die Frequenz faus des Ausgangstaktsignals mit einem ein­ stellbaren Frequenzverhältnis k teilt und an seinem Ausgang ein Rückkopplungstaktsignal an den Phasendetektor abgibt.
Die PLL-Schaltung nach dem Stand der Technik, wie sie in Fig. 1 dargestellt ist, enthält ferner eine Einrasterfas­ sungsschaltung, die über einen Signalausgang A2 ein logisches Anzeigesignal abgibt, wenn der digitale Phasenabweichungswert D Null ist und somit die PLL-Schaltung auf die Eingangsrefe­ renzfrequenz eingerastet ist.
Der Phasendetektor, der Zähler, das digitale Filter, die Einrasterfassungsschaltung sowie der Rückkopplungsfrequenz­ teiler sind über Rücksetzungsleitungen mit einem Rücksetzan­ schluss R der digitalen PLL-Schaltung verbunden. Beim Ein­ schalten der digitalen PLL-Schaltung erhalten der Phasende­ tektor, der Zähler, das digitale Filter, die Einrasterfas­ sungsschaltung sowie der Rückkopplungsfrequenzteiler über die Rücksetzleitungen ein globales Rücksetzsignal, durch die diese Schaltungsteile der digitalen PLL-Schaltung in einen vordefinierten Rücksetzzustand bzw. Anfangszustand zurückge­ setzt werden. Nach dem Einschalten und somit erfolgten Rück­ setzen des Phasendetektors, des Zählers, des digitalen Fil­ ters, der Einrasterfassungsschaltung und des Rückkopplungs­ frequenzteilers besteht zwischen dem Referenztaktsignal und dem Rückkopplungstaktsignal eine unbestimmte Phasendifferenz Δϕ, d. h. die beiden Signale sind zueinander asynchron. Der digitale Phasenregelkreis bzw. die digitale PLL-Schaltung mindern in einem Einschwingvorgang diese Phasenabweichung Dj, bis der digitale Phasenabweichungswert D am Ausgang des Zählers Null ist und die Einrasterfassungsschaltung das Ende der Einschwingzeit anzeigt. Die digitale Oszillatorschaltung DCO des digitalen Phasenregelkreises weist eine untere Grenz­ frequenz funt und eine obere Grenzfrequenz foben auf, wobei gilt
funt ≦ faus ≦ foben (1)
Die Differenz zwischen der oberen und der unteren Grenzfre­ quenz ΔfDCO wird auch als Ziehbereich bzw. Frequenzziehbe­ reich der digital gesteuerten Oszillatorschaltung DCO be­ zeichnet:
ΔfDCO = foben - funten (2)
Die durch den Phasendetektor ermittelte Phasenabweichung Δϕ ist die Phasendifferenz zwischen der Phase des Referenztakt­ signals an dem Eingang E2 und der Phase des Rückkoppeltakt­ signala am Ausgang des Rückkopplungsfrequenzteilers
Δϕ = ϕRef - ϕRück (3),
wobei ϕRef die Phase des Referenztaktsignals und ϕRück die Phase des Rückkoppeltaktsignals ist.
Die Dauer des Einschwingvorgangs bei der in Fig. 1 darge­ stellten PLL-Schaltung nach dem Stand der Technik TEinschwing ist um so größer je höher die ursprüngliche Phasenabweichung Δϕ zwischen dem Referenztaktsignal und dem Rückkoppeltakt­ signal ist. Die maximale Phasenabweichung Δϕmax beträgt 180°. Die Einschwingzeit der PLL-Schaltung ist um so größer je höher das Frequenzteilungsverhältnis k des Rückkopplungsfre­ quenzteilers und je kleiner der Frequenzziehbereich ΔfDCO der digitalen Oszillatorschaltung DCO ist. Bei der Referenzfre­ quenz fref von einigen kHz und bei einem Frequenzteilungsver­ hältnis k von 1024, bei einer Zählertaktfrequenz von etwa 100 MHz, einer oberen Grenzfrequenz foben der DCO von 8,19268 MHz und einer unteren Grenzfrequenz funten von 8,19147 MHz beträgt die benötigte Einschwingzeit Tein zum Ausgleich eines maxima­ len Phasenfehlers Δϕmax von 180° bei dem herkömmlichen Pha­ senregelkreis nach dem Stand der Technik, wie er in Fig. 1 dargestellt ist, auf Grund des kleinen Frequenzziehbereichs etwa 2 Sekunden.
Bei vielen Anwendungen ist eine derart hohe Einschwingzeit des digitalen Phasenregelkreises nach dem Einschalten nicht tolerierbar.
Es ist daher die Aufgabe der vorliegenden Erfindung, einen digitalen Phasenregelkreis zu schaffen, der eine minimale Einschwingzeit aufweist.
Diese Aufgabe wird erfindungsgemäß durch einen digitalen Phasenregelkreis mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft einen digitalen Phasenregelkreis mit minimaler Einschwingzeit zur Abgabe eines Ausgangstaktsig­ nals, das in einem Normalzustand des digitalen Phasenregel­ kreises zu einem Referenztaktsignal synchron ist, wobei der digitale Phasenregelkreis aufweist:
einen Phasendetektor zur Erkennung einer Phasenabweichung zwischen dem Referenztaktsignal und einem Rückkoppeltaktsig­ nal,
einen rücksetzbaren Zähler, der ein der erkannten Phasenab­ weichung entsprechendes digitales Phasenabweichungssignal erzeugt,
ein rücksetzbares digitales Filter zur digitalen Filterung des erzeugten digitalen Phasenabweichungssignals,
eine digital gesteuerte Oszillatorschaltung zur Erzeugung des Ausgangstaktsignals in Abhängigkeit von dem gefilterten digi­ talen Phasenabweichungssignal, und
einen rücksetzbaren Rückkopplungsfrequenzteiler, der das Ausgangstaktsignal zur Erzeugung des Rückkoppeltaktsignals mit einem einstellbaren Frequenzteilungsverhältnis teilt, wobei der digitale Phasenregelkreis zusätzlich eine integ­ rierte Rücksetzschaltung enthält, die den Zähler, das digita­ le Filter und den Rückkopplungsfrequenzteiler zurücksetzt, wenn das digitale Phasenabweichungssignal einen einstellbaren digitalen Schwellenwert überschreitet.
Die Rücksetzschaltung des erfindungsgemäßen digitalen Phasen­ regelkreises deaktiviert vorzugsweise einen durch ein globa­ les Rücksetzsignal hervorgerufenen Rücksetzzustand des Zäh­ lers, des digitalen Filters und des Rückkopplungsfrequenztei­ lers bei Auftreten einer Signalflanke des Referenztaktsig­ nals.
Der Zähler, das digitale Filter und der Rückkopplungsfre­ quenzteiler werden vorzugsweise beim Einschalten des digita­ len Phasenregelkreises durch das globale Rücksetzsignal in den Rücksetzzustand versetzt.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen digitalen Phasenregelkreises wird die darin integrierte Rück­ setzschaltung selbst durch das globale Rücksetzsignal zurück­ gesetzt.
Die Rücksetzschaltung weist vorzugsweise eine digitale Kompa­ ratorschaltung zum Vergleichen des digitalen Phasenabwei­ chungssignals mit dem eingestellten digitalen Schwellenwert auf.
Die Rücksetzschaltung weist ferner vorzugsweise ein flanken­ getriggertes Flipflop mit einem Dateneingang auf, der an die digitale Komparatorschaltung angeschlossen ist, einem Takteingang zum Empfang des Referenztaktsignals, einem Rücksetzeingang zum Empfang des globalen Rücksetzsignals und mit einem Datenausgang.
Der digitale Phasenregelkreis enthält vorzugsweise ferner ein logisches ODER-Gatter mit einem ersten Eingang, der mit dem Datenausgang des flankengetriggerten Flipflops verbunden ist, einem zweiten Eingang, der mit einem Rücksetzeingang des digitalen Phasenregelkreises zum Empfang des globalen Rück­ setzsignals und mit einem Ausgang, der mit den Rücksetzsig­ nalanschlüssen des Zählers, des digitalen Filters und des Rückkopplungsfrequenzteilers verbunden ist.
Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen digitalen Phasenregelkreises enthält dieser zusätzlich eine rücksetzbare Einrasterfassungsschaltung, die das Ende des Einschwingvorgangs durch Abgabe eines logischen Anzeigesignals anzeigt, wenn das digitale Phasenabweichungs­ signal im wesentlichen Null ist.
Dabei weist die rücksetzbare Einrasterfassungsschaltung eben­ falls einen Rücksetzsignalanschluss auf, der mit dem Signal­ ausgang des logischen ODER-Gatters verbunden ist.
Der digitale Phasenregelkreis weist ferner vorzugsweise einen Referenztaktgenerator zum Erzeugen eines Referenztaktsignals auf.
Bei einer weiteren bevorzugten Ausführungsform des erfin­ dungsgemäßen Phasenregelkreises deaktiviert die Rücksetz­ schaltung den Rücksetzzustand bei Auftreten einer ansteigen­ den oder einer abfallenden Signalflanke des Referenztaktsig­ nals;
Bei einer besonders bevorzugten Ausführungsform des erfin­ dungsgemäßen digitalen Phasenregelkreises ist das digitale Filter ein digitales Tiefpassfilter.
Das digitale Tiefpassfilter ist dabei vorzugsweise ein digi­ tales IIR-Tiefpassfilter.
Der Zähler wird bei einer bevorzugten Ausführungsform durch ein hochfrequentes Zählertaktsignal getaktet.
Im Weiteren werden bevorzugte Ausführungsformen des erfin­ dungsgemäßen digitalen Phasenregelkreises unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesent­ licher Merkmale beschrieben.
Es zeigen:
Fig. 1 einen digitalen Phasenregelkreis nach dem Stand der Technik;
Fig. 2 einen digitalen Phasenregelkreis gemäß einer bevor­ zugten Ausführungsform der vorliegenden Erfindung;
Fig. 3 eine besonders bevorzugte Ausführungsform der in dem erfindungsgemäßen digitalen Phasenregelkreis enthaltenen Rücksetzschaltung.
Wie aus Fig. 2 zu erkennen, weist der erfindungsgemäße digi­ tale Phasenregelkreis 1 einen Zählertakteingang 2 zum Anlegen eines hochfrequenten Zählertaktsignals auf. An einem weiteren Signaleingang 3 des digitalen Phasenregelkreises 1 wird ein Referenztaktsignal angelegt. Ferner weist der digitale Pha­ senregelkreis 1 einen Rücksetzanschluss 4 zum Anlegen eines globalen Rücksetzsignals sowie vorzugsweise einen Einstellan­ schluss 5 zum Einstellen eines digitalen Schwellenwertes auf. Der Phasenregelkreis 1 enthält einen Phasendetektor 6 zur Erkennung einer Phasenabweichung zwischen dem an dem Signal­ eingang 3 anliegenden Referenztaktsignal und einem rückgekop­ pelten Taktsignal. Hierzu besitzt der Phasendetektor 6 einen ersten Signaleingang 7 und einen zweiten Signaleingang 8, wobei der erste Signaleingang 7 über eine Leitung 9 mit dem Eingang 3 des Phasenregelkreises 1 verbunden ist. Der Phasen­ detektor 6 besitzt einen Signalausgang 10, der über eine Leitung 11 mit einem Signaleingang 12 eines Zählers 13 ver­ bunden ist.
Der Zähler 13 ist vorzugsweise ein Vorwärts/Rückwärtszähler der über die Leitung 11 Zähler-Steuersignal erhält. Der Zäh­ ler 13 wird über einen Taktsignaleingang 14 und eine Taktlei­ tung 15 durch das hochfrequente Zählertaktsignal getaktet, das an dem Signaleingang 2 des Phasenregelkreises 1 anliegt. Der Zähler 13 besitzt einen digitalen Datenausgang 15, über den er ein mehrere Bit breites Phasenabweichungsdatenwort D abgibt. Bei einer bevorzugten Ausführungsform des erfindungs­ gemäßen digitalen Phasenregelkreises 1 ist das vom Zähler 13 abgegebene digitale Datenwort 10 Bit breit. Der Datenwert, der an dem Zählerausgang 15 des Zählers 13 abgegeben wird, entspricht der vom Phasendetektor erfassten Phasenabweichung Δϕ zwischen dem Referenztaktsignal und dem rückgekoppelten Taktsignal, das an dem Signaleingang 8 des Phasendetektors 6 anliegt.
Der digitale Datenausgang 15 des Zählers 13 ist über Daten­ leitungen 16 mit dem Signaleingang 17 einer Einrasterfas­ sungsschaltung 18 verbunden. Die Einrasterfassungsschaltung 18 besitzt einen Signalausgang 19, der über eine Leitung 20 mit einem ersten Signalausgang 21 des digitalen Phasenregel­ kreises 1 verbunden ist. Die Einrasterfassungsschaltung 18 erfasst über die digitalen Leitungen 16 die an dem Datenaus­ gang 15 des Zählers 13 anliegende digitale Phasenabweichungs­ signal D und gibt über die Leitung 20 ein logisches Anzeige­ signal ab, wenn der Phasenabweichungswert D Null beträgt. Das durch die Einrasterfassungsschaltung 18 abgegebene Anzeigesignal zeigt an, dass der digitale Phasenregelkreis sich im normalen Betriebszustand befindet und der Einschwingvorgang beendet ist.
Der digitale Datenausgang 15 des Zählers 13 ist über Daten­ leitungen 22 mit einem Signaleingang 23 eines digitalen Tief­ passfilters 24 verbunden. Bei dem digitalen Tiefpassfilter 24 handelt es sich vorzugsweise um ein digitales IIR- Tiefpassfilter (IIR: Infinite Impulse Response). Das digitale Tiefpassfilter 24 besitzt einen Signalausgang 25, über den das digitale Tiefpassfilter 24 das gefilterte digitale Pha­ senabweichungssignal über Leitungen 26 an einen Signaleingang 27 einer digital gesteuerten Oszillatorschaltung 28 abgibt.
Die digital gesteuerte Oszillatorschaltung bzw. DCO-Schaltung (DCO: Digital Controlled Oscillator) erzeugt in Abhängigkeit von dem gefilterten digitalen Phasenabweichungssignal ein Ausgangstaktsignal, das über einen Signalausgang 29 der Os­ zillatorschaltung 28 abgegeben wird. Das erzeugte Ausgangs­ taktsignal gelangt über eine Leitung 30 zu einem Verzwei­ gungsknoten 31 und von dort über eine Leitung 32 zu einem zweiten Signalausgang 33 des erfindungsgemäßen digitalen Phasenregelkreises 1. Das erzeugte Ausgangstaktsignal wird ferner über eine Leitung 34 einem Signaleingang 35 eines Rückkopplungsfrequenzteilers 36 zugeführt. Der Rückkopplungs­ frequenzteiler 36 teilt die Frequenz des anliegenden Aus­ gangstaktsignals mit einem einstellbaren Frequenzteilungsver­ hältnis k zur Erzeugung eines Rückkoppel-Taktsignals, das der Rückkopplungsfrequenzteiler 36 über einen Signalausgang 37 und eine Leitung 38 an den zweiten Signaleingang 8 des Pha­ sendetektors 6 abgibt. Der Rückkopplungsfrequenzteiler 36 ist bei einer bevorzugten Ausführungsform ebenfalls ein Zähler.
Das von dem Zähler 13 erzeugte digitale Phasenabweichungssig­ nal D wird über Datenleitungen 39 einem Dateneingang 40 einer in dem erfindungsgemäßen digitalen Phasenregelkreis 1 integ­ rierten Rücksetzschaltung 41 zugeführt. Die Rücksetzschaltung 41 weist einen Signaleingang 42 auf, der über eine Leitung 43 an einem Verzweigungsknoten 44 mit der Leitung 9 verbunden ist. Die Rücksetzschaltung 41 erhält somit an ihrem Signal­ eingang 42 das an dem Eingang 3 des digitalen Phasenregel­ kreises 1 anliegende Referenztaktsignal mit der Frequenz fref. Ferner besitzt die Rücksetzschaltung 41 einen Einstellan­ schluss 45, der über eine Leitung 46 mit dem Einstelleingang 5 des digitalen Phasenregelkreises 1 verbunden ist. Über den Einstellanschluss 5 ist ein Schwellenwert einstellbar. Die Rücksetzschaltung 41 besitzt ferner einen Signalausgang 47, der über eine Leitung 48 mit einem Signaleingang 49 einer logischen ODER-Schaltung 50 verbunden ist. Die logische ODER- Schaltung 50 besitzt einen zweiten Signaleingang 51, der über eine Rücksetzleitung 52 an den Rücksetzanschluss 4 des digi­ talen Phasenregelkreises 1 angeschlossen ist. Die integrierte Rücksetzschaltung 41 weist einen Rücksetzanschluss 53 auf, der über eine Leitung 54 an einem Verzweigungsknoten 55 ange­ schlossen ist.
Die logische ODER-Schaltung 50 hat einen Signalausgang 56, der über ein Rücksetzleitung 57 mit Rücksetzanschlüssen 58, 59, 60, 61 des Zählers 13, der Einrasterfassungsschaltung 18, des digitalen Tiefpassfilters 24 und des Rückkopplungsfre­ quenzteilers 36 verbunden ist. Der Zähler 13, die Einraster­ fassungsschaltung 18, das digitale Tiefpassfilter 24 sowie der Rückkopplungsfrequenzteiler 36 werden zurückgesetzt, wenn die Rücksetzschaltung 41 ein Rücksetzsignal an den ersten Eingang 49 des logischen ODER-Gatters 50 abgibt oder das logische ODER-Gatter 50 an dem zweiten Signaleingang 51 ein globales Rücksetzsignal empfängt, das an dem Signaleingang 4 des digitalen Phasenregelkreises 1 angelegt wird. Das globale Rücksetzsignal wird erzeugt, wenn der digitale Phasenregel­ kreis 1 eingeschaltet wird. Durch das globale Rücksetzsignal wird der digitale Zähler 13, die Einrasterfassungsschaltung 18, das digitale Tiefpassfilter, der Rückkopplungsfrequenz­ teiler 36 sowie die Rücksetzschaltung 41 zurückgesetzt, d. h. in einen definierten Zustand versetzt.
Die integrierte Rücksetzschaltung 41 gibt ein Rücksetzsignal über ihren Signalausgang 47 ab, wenn das an dem digitalen Dateneingang 40 anliegende digitale Phasenabweichungssignal einen einstellbaren digitalen Schwellenwert überschreitet. Der digitale Schwellenwert ist über den Einstellanschluss 45 vorzugsweise extern einstellbar.
Fig. 3 zeigt eine bevorzugte Ausführungsform der Rücksetz­ schaltung 41. Die Rücksetzschaltung 41 enthält eine Kompara­ torschaltung 62 mit einem ersten Signaleingang 63 und einem zweiten Signaleingang 64. Der Signaleingang 63 ist über Lei­ tungen 65 mit dem Signaleingang 40 der Rücksetzschaltung 41 zum Empfang des digitalen Phasenabweichungswertes D, der von dem Zähler 13 erzeugt wird, verbunden. Der zweite Signalein­ gang 64 der Komparatorschaltung 62 ist über Leitungen 66 mit dem Einstellanschluss 45 verbunden. Die Komparatorschaltung 62 vergleicht das an dem Signaleingang 63 anliegende digitale Phasenabweichungssignal D mit einem eingestellten digitalen Schwellenwert SW und gibt ein logisches Vergleichssignal über einen Signalausgang 67 und eine Leitung 68 an einen Datenein­ gang 69 eines flankengetriggerten D-Flipflops 70 ab. Das flankengetriggerte D-Flipflop 70 besitzt einen Takteingang 71, der über eine Leitung 72 an den Signaleingang 42 der Rücksetzschaltung 41 angeschlossen ist. Das flankengetrigger­ te D-Flipflop 70 erhält somit an seinem Takteingang 71 das Referenztaktsignal. Das D-Flipflop 70 enthält ferner einen Rücksetzanschluss 73, der über eine Leitung 74 an den Rück­ setzanschluss 53 der Rücksetzschaltung 41 angeschlossen ist. Darüberhinaus weist das D-Flipflop 70 einen digitalen Daten­ ausgang 75 auf, der über eine Leitung 76 an den Datenausgang 47 der Rücksetzschaltung 41 angeschlossen ist.
Im weiteren wird die Funktionsweise des digitalen Phasenre­ gelkreises 1, wie er in den Fig. 2 und 3 dargestellt ist, beschrieben.
Nach dem Einschalten des digitalen Phasenregelkreises 1 er­ hält dieser über den globalen Rücksetzanschluss 4 ein globa­ les Rücksetzsignal, durch den der digitale Zähler 13, die Einrasterfassungsschaltung 18, das digitale Tiefpassfilter 24, der Rückkopplungsfrequenzteiler 36 und die Rücksetzschal­ tung 41 zurückgesetzt werden. Das an dem Referenztaktsignal­ anschluss 3 anliegende Referenztaktsignal mit der Frequenz fref und das an dem Signalausgang 33 abgegebene Ausgangstakt­ signal des digitalen Phasenregelkreises 1 sind nach dem Ein­ schalten zunächst asynchron, so dass der Phasendetektor 6 eine Phasenabweichung Δϕ zwischen dem an dem Eingang 8 anlie­ genden rückgekoppelten Taktsignal und dem an dem Eingang 7 anliegenden Referenztaktsignal erfasst.
Entsprechend der erfassten Phasenabweichung Δϕ gibt der Pha­ sendetektor 6 ein Zählersteuersignal an den Vor­ wärts/Rückwärtszähler 13 ab, der einen der Phasenabweichung Δϕ entsprechenden digitalen Datenwert D an den Datenausgang 15 abgibt. Zu Beginn des Regelvorgangs ist die Phasenabwei­ chung Δϕ und somit der digitale Datenwert D relativ hoch, so dass der in der Komparatorschaltung 62 der Rücksetzschaltung 41 eingestellte digitale Schwellenwert SW überschritten wird. Die integrierte Rücksetzschaltung 41 hält den Zähler 13, die Einrasterfassungsschaltung 18, das digitale Tiefpassfilter 24 und den Rückkopplungsfrequenzteiler so lange in dem Rücksetz­ zustand, bis die nächste Signalflanke des Referenztaktsignals an den Takteingang 71 des D-Flipflops 70 auftritt. Bei der Signalflanke kann es sich je nach Implementierung des Flip­ flops 70 um eine ansteigende oder eine abfallende Signalflan­ ke handeln. Durch den Rücksetzvorgang ist der Zähler 13 zu­ rückgesetzt worden, so dass der Zähler an den Ausgang 15 eine digitale Phasenabweichung von Null ausgibt. Die Komparator­ schaltung 62 erkennt, dass die Phasenabweichung Δϕ unterhalb des eingestellten Schwellenwertes SW liegt, und gibt bei­ spielsweise eine logische Null an den Dateneingang 69 des D- Flipflops 70 ab. Mit der auftretenden Signalflanke des Refe­ renztaktsignals wird die an dem Eingang 69 des Flipflops anliegende logische Null von dem Datenausgang 75 des Flip­ flops übernommen, so dass an beiden Eingängen 49, 51 des ODER-Gatters 50 eine logische Null anliegt. Das ODER-Gatter 50 gibt die logische Null über die Rücksetzleitung 57 an die Rücksetzanschlüsse 58, 59, 60, 61 des Zählers 13, der Einras­ terfassungsschaltung 18, des digitalen Tiefpassfilters 24 und des Rückkopplungsfrequenzteilers 36 zur Deaktivierung des Rücksetzzustandes ab. Der durch das globale Rücksetzsignal hervorgerufene Rücksetzzustand wird somit durch die integ­ rierte Rücksetzschaltung 41 bei Auftreten der nächsten Sig­ nalflanke des Referenztaktsignals deaktiviert. Der Rückkopp­ lungsfrequenzteiler 36 startet somit nahezu synchron zu dem Referenztaktsignal, so dass die Einschwingdauer Tein des digi­ talen Phasenregelkreises 1 beim Einschwingen aus dem Rück­ setzzustand sehr kurz ist.
Bei einer maximal möglichen Phasenabweichung Δϕmax von 180° zwischen dem Referenztaktsignal und dem rückgekoppelten Takt­ signal zu Beginn des Einschwingvorganges, einem Zählertakt­ signal von etwa 100 MHz, einem Referenztaktsignal von einigen kHz, einem Frequenzteilungsverhältnis k von 1024, einer maxi­ malen Oszillatorfrequenz des DCO-Oszillators 28 von 8,19268 MHz und einer minimalen Oszillatorfrequenz von 8,19147 MHz beträgt die Einschwingdauer Tein des erfindungsgemäßen Phasen­ regelkreises 1, wie er in Fig. 2 dargestellt ist, um etwa 2 ms. Die Einschwingdauer Tein des erfindungsgemäßen Phasenre­ gelkreises 1 ist somit gegenüber dem herkömmlichen Phasenre­ gelkreis, wie er in Fig. 1 dargestellt ist, etwa einen Fak­ tor 100 niedriger als die Einschwingdauer des herkömmlichen in Fig. 1 dargestellten Phasenregelkreises. Die Einschwing­ dauer tein hängt ab von der Phasenabweichung Δϕ zu Beginn des Regelvorgangs, dem Frequenzteilungsverhältnis k des Rückkopp­ lungsfrequenzteilers 36 und dem Frequenz-Ziehbereich des DCO- Oszillators 28. Dabei erhöht sich die Einschwingdauer Tein mit zunehmender anfänglicher Phasenabweichung Δϕ und mit stei­ gendem Rückkopplungsfrequenzteilungsverhältnis k. Je höher der Frequenz-Ziehbereich Δf des DCO-Oszillators 28 ist, desto geringer ist die Einschwingdauer. Die Verbesserung der Einschwingdauer Tein des digitalen Phasenregelkreises 1 auf Grund der Rücksetzschaltung 41 ist um so größer, je größer das Frequenzteilungsverhältnis k und je kleiner der Frequenz- Ziehbereich des DCO-Oszillators 28 ist.
Bezugszeichenliste
1
Digitaler Phasenregelkreis
2
Zählertaktsignaleingang
3
Referenzsignaleingang
4
globaler Rücksetzanschluss
5
Einstellanschluss
6
Phasendetektor
7
Eingang
8
Eingang
9
Leitung
10
Ausgang
11
Leitung
12
Eingang
13
Zähler
14
Takteingang
15
Taktleitung
16
Datenleitungen
17
Eingang
18
Einrasterfassungsschaltung
19
Ausgang
20
Leitung
21
Ausgang
22
Leitungen
23
Eingang
24
digitales Filter
25
Ausgang
26
Leitungen
27
Eingang
28
Oszillatorschaltung
29
Ausgang
30
Leitung
31
Verzweigungsknoten
32
Leitung
33
Ausgang
34
Leitung
35
Eingang
36
Rückkopplungsfrequenzteiler
37
Ausgang
38
Leitung
39
Leitungen
40
Eingang
41
Rücksetzschaltung
42
Eingang
43
Leitung
44
Knoten
45
Eingang
46
Leitung
47
Ausgang
48
Leitung
49
Eingang
50
ODER-Gatter
51
Eingang
52
Leitung
53
Eingang
54
Leitung
55
Knoten
56
Ausgang
57
Leitung
58
Rücksetzeingang
59
Rücksetzeingang
60
Rücksetzeingang
61
Rücksetzeingang
62
Komparatorschaltung
63
Eingang
64
Eingang
65
Leitungen
66
Leitungen
67
Ausgang
68
Leitung
69
Dateneingang
70
Flipflop
71
Takteingang
72
Taktleitung
73
Rücksetzeingang
74
Leitung
75
Datenausgang
76
Leitung

Claims (14)

1. Digitaler Phasenregelkreis mit minimaler Einschwingzeit zur Abgabe eines Ausgangstaktsignals, das in einem Normalbetriebszustand des digitalen Phasenregelkreises (1) zu einem Referenztaktsignal synchron ist,
wobei der digitale Phasenregelkreis (1) aufweist:
  • a) einen Phasendetektor (6) zur Erkennung eines Phasenab­ weichung Δϕ zwischen dem Referenztaktsignal und einem Rückkoppel-Taktsignal;
  • b) einen rücksetzbaren Zähler (13), der ein der erkannten Phasenabweichung Δϕ entsprechendes digitales Phasenab­ weichungssignal (D) erzeugt;
  • c) ein rücksetzbares digitales Filter (24) zur Filterung des erzeugten digitalen Phasenabweichungssignals (D);
  • d) eine digital gesteuerte Oszillatorschaltung (28) zur Erzeugung des Ausgangstaktsignals in Abhängigkeit von einem gefilterten digitalen Phasenabweichungssignal;
  • e) einen rücksetzbaren Rückkopplungsfrequenzteiler (36), der das Ausgangstaktsignal zur Erzeugung des Rückkoppel­ taktsignals mit einem einstellbaren Frequenzteilungsver­ hältnis (k) teilt;
gekennzeichnet durch
eine integrierte Rücksetzschaltung (41), die das digita­ le Phasenabweichungssignal (D) mittels einer Komparator­ schaltung (62) mit einem einstellbaren digitalen Schwel­ lenwert (SW) vergleicht und den Zähler (13), das digita­ le Filter (24) und den Rückkopplungsfrequenzteiler (36) zurücksetzt, solange das digitale Phasenabweichungssig­ nal (D) den einstellbaren digitalen Schwellenwert (SW) überschreitet.
2. Digitaler Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Rücksetzschaltung (41) den durch ein globales Rück­ setzsignal hervorgerufenen Rücksetzzustand des Zählers (13), des digitalen Filters (24) und des Rückkopplungsfrequenztei­ lers (36) bei Auftreten einer Signalflanke des Referenztakt­ signals deaktiviert.
3. Digitaler Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet, dass die Signalflanke eine ansteigende oder abfallende Sig­ nalflanke des Referenztaktsignals ist.
4. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Zähler (13), das digitale Filter (24) und der Rück­ kopplungsfrequenzteiler (36) beim Einschalten des digitalen Phasenregelkreises (1) durch das globale Rücksetzsignal in einen Rücksetzzustand versetzt werden.
5. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die integrierte Rücksetzschaltung (41) durch das globale Rücksetzsignal zurückgesetzt wird.
6. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Rücksetzschaltung (41) eine digitale Komparator­ schaltung (62) zum Vergleichen des digitalen Phasenabwei­ chungssignals (D) mit dem eingestellten digitalen Schwellen­ wert (SW) aufweist.
7. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Rücksetzschaltung (41) ein flankengetriggertes Flip­ flop mit einem Dateneingang (69), der an die digitale Kompa­ ratorschaltung (62) angeschlossen ist, einem Takteingang (71) zum Empfang des Referenztaktsignals und einem Rücksetzeingang (73) zum Empfang des globalen Rücksetzsignals und mit einem Datenausgang (75).
8. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass ein ODER-Gatter (50) vorgesehen ist mit
einem ersten Eingang (49), der mit dem Datenausgang (75) des flankengetriggerten Flipflops (70) verbunden ist,
einem zweiten Eingang (51), der mit dem Rücksetzeingang (4) des digitalen Phasenregelkreises (1) zum Empfang des globalen Rücksetzsignals verbunden ist, und
mit einem Ausgang (56), der mit Rücksetzsignalanschlüssen (58, 60, 62) des Zählers (13), des digitalen Filters (24) und des Rückkopplungsfrequenzteilers (36) verbunden ist.
9. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine rücksetzbare Einrasterfassungsschaltung (18) vorge­ sehen ist, die das Ende eines Einschwingvorganges durch Abga­ be eines logischen Anzeigesignals anzeigt, wenn das digitale Phasenabweichungssignal (D) Null wird.
10. Digitaler Phasenregelkreis nach Anspruch 9, dadurch gekennzeichnet, dass die rücksetzbare Einrasterfassungsschaltung (18) einen Rücksetzsignalanschluss (59) aufweist, der mit dem Ausgang (56) des ODER-Gatters (50) verbunden ist.
11. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Referenztaktgenerator zum Erzeugen des Referenztakt­ signals vorgesehen ist.
12. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das digitale Filter (24) ein digitales Tiefpassfilter ist.
13. Digitaler Phasenregelkreis nach Anspruch 13, dadurch gekennzeichnet, dass das digitale Tiefpassfilter ein digitales IIR- Tiefpassfilter ist.
14. Digitaler Phasenregelkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Zähler (13) durch ein hochfrequentes Zählertaktsig­ nal getaktet wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI279085B (en) * 2004-03-22 2007-04-11 Realtek Semiconductor Corp All-digital phase-locked loop
KR100699080B1 (ko) * 2004-09-22 2007-03-23 지씨티 세미컨덕터 인코포레이티드 광대역 주파수 발진 장치 및 그 방법
US7436921B1 (en) * 2004-11-05 2008-10-14 Rockwell Collins, Inc. Frequency sampling phase detector
GB0622941D0 (en) 2006-11-17 2006-12-27 Zarlink Semiconductor Inc An asynchronous phase acquisition unit with dithering
KR100889734B1 (ko) * 2007-09-11 2009-03-24 한국전자통신연구원 Ｔｄｄ 방식 통신 장치 및 그 동작 방법
US8502581B1 (en) * 2010-02-06 2013-08-06 Ion E. Opris Multi-phase digital phase-locked loop device for pixel clock reconstruction
US8415997B2 (en) * 2011-06-10 2013-04-09 02Micro Inc. Signal synchronizing systems
CN104518789A (zh) * 2014-12-30 2015-04-15 西安奇维科技股份有限公司 一种高精度数字频率脉冲输出的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2856211A1 (de) * 1978-12-27 1980-07-03 Licentia Gmbh Digitale phasenregelschaltung mit einer hilfsschaltung
US6052034A (en) * 1998-06-24 2000-04-18 Industrial Technology Research Institute Method and apparatus for all digital holdover circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4057768A (en) * 1976-11-11 1977-11-08 International Business Machines Corporation Variable increment phase locked loop circuit
FR2474794A1 (fr) * 1980-01-25 1981-07-31 Labo Electronique Physique Circuit de correction des ecarts de phase entre les signaux de commande de balayage et les signaux de synchronisation lignes dans un recepteur de television
US4914404A (en) * 1988-08-02 1990-04-03 Siemens Aktiengesellschaft Method for synchronization of a signal frequency to interference-prone reference signal frequencies
US5142420A (en) * 1989-04-28 1992-08-25 Matsushita Electric Industrial Co., Ltd. Sampling frequency reproduction system
US5334952A (en) * 1993-03-29 1994-08-02 Spectralink Corporation Fast settling phase locked loop
US6404247B1 (en) * 1995-11-13 2002-06-11 Industrial Technology Research Institute All digital phase-locked loop
JP3764785B2 (ja) * 1996-10-31 2006-04-12 富士通株式会社 Ｐｌｌ回路及びその自動調整回路並びに半導体装置
US6028488A (en) * 1996-11-08 2000-02-22 Texas Instruments Incorporated Digitally-controlled oscillator with switched-capacitor frequency selection
US6259328B1 (en) * 1999-12-17 2001-07-10 Network Equipment Technologies, Inc. Method and system for managing reference signals for network clock synchronization
US6470049B1 (en) * 2000-05-31 2002-10-22 Next Level Communications, Inc. Method for dealing with missing or untimely synchronization signals in digital communications systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2856211A1 (de) * 1978-12-27 1980-07-03 Licentia Gmbh Digitale phasenregelschaltung mit einer hilfsschaltung
US6052034A (en) * 1998-06-24 2000-04-18 Industrial Technology Research Institute Method and apparatus for all digital holdover circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Walters,S.M. et Troudet,T. "Digital Phase-Locked Loop with Jitter Bounded". IN: IEEE Transact. on Circuits and Systems, Vol. 36, July 1989, No. 7, S. 980-986 *

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