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Die
Erfindung betrifft allgemein Vorrichtungen für eine Verzögerungsregelkreisarchitektur
("Delay Locked Loop – DLL") mit einer Zeitzyklusunterdrückungsschaltung,
mit dessen Hilfe die Verriegelungszeit verkürzt werden kann.
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Ein
Verzögerungsregelkreis
ist ein elektronischer Schaltkreis, der dafür verwendet werden kann, den
internen Takt eines synchronen integrierten Schaltkreises fehlerfrei
mit einem externen Takt in Übereinstimmung
zu bringen, d. h. die sogenannte Taktverschiebung zu verringern.
Durch Steuern der Zeitverzögerung
des internen Taktes relativ zum externen Takt kann der interne Takt
mit dem externen Takt synchronisiert werden. Ein wichtiger Leistungsparameter
eines Verzögerungsregelkreises
ist die Verriegelungszeit oder die Zeit, die für die Bewerkstelligung einer
solchen Synchronisierung benötigt wird.
Bei existierenden DLLs wird das interne Taktsignal direkt an einen
Phasenfrequenzdetektor weitergeleitet. Bei dieser Verfahrensweise
wird der Phasenfehler sehr groß,
wodurch die resultierende Verriegelungszeit verlängert wird.
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US-B1-6,417,705
offenbart eine Ausgangsansteuervorrichtung mit DLL-Steuerung der Stärke der
Ausgangsansteuervorrichtung. Eine Ausgangsansteuervorrichtung enthält eine
einstellbare Hauptausgangsstufe und einen Steuerkreis mit einem
digitalen Verzögerungsregelkreis
(Digital-DLL) und einer einstellbaren skalierten Ausgangsstufe. Die
Hauptausgangsstufe und die skalierte Ausgangsstufe sind beide so
konfiguriert, dass sie ihre Stärke in
Reaktion auf ein von dem Steuerkreis erzeugtes Steuersignal verstellen.
Der Steuerkreis empfängt ein
Taktsignal und breitet einen Übergang
durch die skalierte Ausgangsstufe hindurch aus. Der DLL-Schaltkreis
vergleicht die Dauer der Ausbreitung durch die skalierte Ausgangsstufe
hindurch mit einem Referenzsignal (das von der Taktsignalfrequenz abhängt) und
erzeugt ein Steuersignal als eine Funktion des Vergleichs. Die Hauptausgangsstufe,
die dasselbe Steuersignal empfängt,
justiert ihre Stärke in
einer entsprechenden Weise.
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US-A-5,001,374
offenbart ein digitales Filter zum Entfernen kurzzeitiger Störungen aus
einer regelmäßigen Folge
von Zweiebenenimpulsen auf einer Eingangsleitung. Das Filter enthält einen
Takt zum Erzeugen eines Taktsignals mit einer Frequenz, die ein
ganzzahliges Vielfaches der Impulsfolgefrequenz ist. Dies definiert
mehrere Teilintervalle innerhalb des Intervalls, das durch jeden
der Impulse definiert wird. Das Taktsignal und die Impulsfolge werden in
ein Verschieberegister eingespeist, das mit einem Schaltungsaufbau
verbunden ist, der den Pegel des Signals auf der Eingangsleitung
während
zweier aufeinanderfolgender Teilintervalle prüft. Dieser Schaltungsaufbau
ist mit einem Ausgangsschaltungsaufbau verbunden, um eine taktsynchronisierte
gefilterte Impulsfolge auf einer Ausgansleitung zu erzeugen, deren
Datenbitlänge
gleich der Datenbitlänge
des Signals auf der Eingangsleitung ist, aber um zwei der Teilintervalle
verzögert
ist, die durch den Takt definiert werden.
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US-A-6
088 255 offenbart ein Halbleiterbauelement mit verzögerungsfreier
Zeitsteuerungsstabilisierung. Das Halbleiterbauelement enthält einen verzögerungsvariablen
Schaltkreis, der eine Verzögerung
eines Eingangstaktsignals durch Verändern einer Anzahl von Verzögerungselementen
einstellt, durch die das Eingangstaktsignal fließt, so dass ein verzögertes Taktsignal
entsteht, sowie eine Zeitsteuerungsstabilisierungsschaltung, welche
die Anzahl der Verzögerungselemente
immer um jeweils eine Stufe in einem ersten Zustand und immer um
jeweils mehr als eine Stufe in einem zweiten Zustand verändert, um
die Verzögerung
zu steuern, wodurch das verzögerte
Taktsignal auf eine gewünschte
Zeitsteuerung stabilisiert wird.
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EP-A-0
654 907 offenbart eine Taktwiederherstellungsschaltung mit angepassten
Oszillatoren. Die Schaltung umfasst einen ersten und einen zweiten
spannungsgesteuerten Oszillator mit identischen Charakteristika.
Der erste Oszillator ist so in eine Frequenzsyntheseschaltung integriert,
dass er in Reaktion auf eine erste Steuerspannung mit einer Frequenz
oszilliert, die gleich einer Referenzfrequenz, multipliziert mit
einer Zahl N, ist. Der zweite spannungsgesteuerte Oszillator ist
in einen Phasennachführkreis
integriert, der, wenn er aktiviert ist, seine Oszillationsphase
relativ zu der Oszillationsphase des empfangenen Datensignals verriegelt.
Der zweite Oszillator liefert das wiederhergestellte Taktsignal. Ein
Komparator stellt fest, ob die Frequenz des zweiten Oszillators,
geteilt durch N, die Bedingung erfüllt, von der Referenzfrequenz
nicht um mehr als einen vorgegebenen Grenzwert abzuweichen. Der
Phasennachführkreis
wird nur aktiviert, wenn diese Bedingung erfüllt ist, und die erste Steuerspannung
wird in den Steuereingang des zweiten Oszillators eingespeist, wenn
die Bedingung nicht erfüllt
ist.
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Dementsprechend
besteht Bedarf an einer alternativen DLL-Schaltkreisarchitektur, die eine verkürzte Verriegelungszeit
ermöglicht.
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Es
ist daher ein Merkmal der vorliegenden Erfindung, die oben angesprochenen
Nachteile, mit denen die DLL-Schaltkreisarchitektur behaftet ist,
zu überwinden,
indem ein Verfahren und eine Vorrichtung für eine Zeitzyklusunterdrückungslogikschaltung
bereitgestellt werden, die verkürzte
Verriegelungszeiten ermöglicht.
Solche DLL-Schaltkreisarchitektur-Verriegelungszeitschaltungen finden
sich unter anderem in Halbleiterbauelementen, die eine synchrone
Speicherkomponente enthalten, und in Vorrichtungen, die solche Schaltkreise
enthalten.
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Gemäß einem
ersten allgemeinen Aspekt stellt die vorliegende Erfindung eine
Zeitzyklusunterdrückungsschaltung
zur Verwendung mit Verzögerungsregelkreisen
bereit, wobei die Zeitzyklusunterdrückungsschaltung Folgendes umfasst:
einen Eingangsknoten zum Empfangen eines Eingangssignals; eine Wechselrichterschaltung,
wobei diese Wechselrichterschaltung mit dem Eingangsknoten wirkverbunden
ist, um ein Komplement zu dem Eingangssignal zu erzeugen; eine erste
Verriegelungsschaltung, wobei diese erste Verriegelungsschaltung Folgendes
aufweist: einen Eingang zum Empfangen des Eingangssignals, einen
Rücksetzungseingang zum
Rücksetzen
der ersten Verriegelungsschaltung, einen Dateneingang, der mit einer
Spannungsquelle wirkverbunden ist, und ein erstes Ausgangssignal; eine
zweite Verriegelungsschaltung, wobei diese zweite Verriegelungsschaltung
Folgendes aufweist: einen Eingang zum Empfangen des Komplements
zu dem Eingangssignal, einen Rücksetzungseingang zum
Rücksetzen
der zweiten Verriegelungsschaltung, einen Dateneingang, der mit
dem ersten Ausgangssignal wirkverbunden ist, und ein zweites Ausgangssignal;
ein erstes AND-Gatter mit einem ersten Eingang und einem zweiten
Eingang, wobei der erste Eingang mit dem ersten Ausgangssignal wirkverbunden
ist und der zweite Eingang mit dem zweiten Ausgangssignal wirkverbunden
ist, wobei das erste AND-Gatter ein drittes Ausgangssignal hat;
ein zweites AND-Gatter mit einem ersten Eingang und einem zweiten
Eingang, wobei der erste Eingang mit dem dritten Ausgangssignal
wirkverbunden ist und der zweite Eingang mit dem Komplement zu dem
Eingangssignal wirkverbunden ist, wobei das zweite AND-Gatter ein
viertes Ausgangssignal hat; und einen Ausgangsknoten zum Ausgeben
des vierten Ausgangssignals.
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Gemäß einem
zweiten allgemeinen Aspekt stellt die vorliegende Erfindung ein
Verfahren zum Konditionieren mit einer Zeitzyklusunterdrückungsschaltung
zur Verwendung mit Verzögerungsregelkreisen
bereit, wobei das Verfahren Folgendes umfasst: Bereitstellen eines
Eingangsknotens zum Empfangen eines Eingangssignals; Bereitstellen
einer Wechselrichterschaltung, wobei diese Wechselrichterschaltung
mit dem Eingangsknoten wirkverbunden ist, um ein Komplement zu dem
Eingangssignal zu erzeugen; Bereitstellen einer ersten Verriegelungsschaltung,
wobei diese erste Verriegelungsschaltung Folgendes aufweist: einen
Eingang zum Empfangen des Eingangssignals, einen Rücksetzungseingang
zum Rücksetzen
der ersten Verriegelungsschaltung, einen Dateneingang, der mit einer Spannungsquelle
wirkverbunden ist, und ein erstes Ausgangssignal; Bereitstellen
einer zweiten Verriegelungsschaltung, wobei diese zweite Verriegelungsschaltung
Folgendes aufweist: einen Eingang zum Empfangen des Komplements
zu dem Eingangssignal, einen Rücksetzungseingang
zum Rücksetzen der
zweiten Verriegelungsschaltung, einen Dateneingang, der mit dem
ersten Ausgangssignal wirkverbunden ist, und ein zweites Ausgangssignal;
Bereitstellen eines ersten AND-Gatters mit einem ersten Eingang
und einem zweiten Eingang, wobei der erste Eingang mit dem ersten
Ausgangssignal wirkverbunden ist und der zweite Eingang mit dem
zweiten Ausgangssignal wirkverbunden ist, wobei das erste AND-Gatter
ein drittes Ausgangssignal hat; Bereitstellen eines zweiten AND-Gatters
mit einem ersten Eingang und einem zweiten Eingang, wobei der erste Eingang
mit dem dritten Ausgangssignal wirkverbunden ist und der zweite
Eingang mit dem Komplement zu dem Eingangssignal wirkverbunden ist,
wobei das zweite AND-Gatter ein viertes Ausgangssignal hat; und
Bereitstellen eines Ausgangsknotens zum Ausgeben des vierten Ausgangssignals.
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Gemäß einem
dritten allgemeinen Aspekt stellt die vorliegende Erfindung eine
DLL-Schaltkreisarchitektur zum Verkürzen der Verriegelungszeit in
dem DLL bereit, wobei die DLL-Schaltkreisarchitektur Folgendes umfasst:
einen Eingangsknoten zum Empfangen eines Eingangssignals, wobei
das Eingangssignal ein Referenztaktsignal ist, das eine Periode
aufweist; eine Zeitzyklusunterdrückungsschaltung,
wobei diese Zeitzyklusunterdrückungsschaltung
mit dem Eingangsknoten wirkverbunden ist; eine Phasenfrequenzdetektorschaltung,
die mit der Zeitzyklusunterdrückungsschaltung
wirkverbunden ist; eine Ladungspumpschaltung, die mit der Phasenfrequenzdetektorschaltung
wirkverbunden ist; eine Grobverzögerungsabstimmschaltung,
wobei diese Grobverzögerungsabstimmschaltung
mit dem Eingangsknoten wirkverbunden ist; eine Feinverzögerungsabstimmschaltung,
wobei diese Feinverzögerungsabstimmschaltung
mit der Grobverzögerungsabstimmschaltung
und dem Phasenfrequenzdetektor wirkverbunden ist; und einen Ausgangsknoten,
der mit der Feinverzögerungsabstimmschaltung wirkverbunden
ist, um ein Feinverzögerungsausgangssignal
auszugeben.
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Gemäß einem
vierten allgemeinen Aspekt stellt die vorliegende Erfindung ein
Verfahren zum Verkürzen
der Verriegelungszeit in einem Verzögerungsregelkreis (DLL) bereit,
wobei das Verfahren Folgendes umfasst: Bereitstellen eines Eingangsknotens
zum Empfangen eines Eingangssignals, wobei das Eingangssignal ein
Referenztaktsignal ist, das eine Periode aufweist; Bereitstellen
einer Zeitzyklusunterdrückungsschaltung,
wobei diese Zeitzyklusunterdrückungsschaltung
mit dem Eingangsknoten wirkverbunden ist; Bereitstellen einer Phasenfrequenzdetektorschaltung,
die mit der Zeitzyklusunterdrückungsschaltung
wirkverbunden ist; Bereitstellen einer Ladungspumpschaltung, die
mit der Phasenfrequenzdetektorschaltung wirkverbunden ist; Bereitstellen
einer Grobverzögerungsabstimmschaltung, wobei
diese Grobverzögerungsabstimmschaltung mit
dem Eingangsknoten wirkverbunden ist; Bereitstellen einer Feinverzögerungsabstimmschaltung, wobei
diese Feinverzögerungsabstimmschaltung
mit der Grobverzögerungsabstimmschaltung
und dem Phasenfrequenzdetektor wirkverbunden ist; und Bereitstellen
eines Ausgangsknotens, der mit der Feinverzögerungsabstimmschaltung wirkverbunden
ist, um ein Feinverzögerungsausgangssignal
auszugeben.
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Gemäß einem
fünften
allgemeinen Aspekt stellt die vorliegende Erfindung ein Halbleiterbauelement
mit einer synchronen Speicherkomponente, die einen DLL verwendet,
bereit, wobei das Halbleiterbauelement Folgendes umfasst: ein Referenztaktsignal,
das in den synchronen Speicherbaustein an einem Eingangsknoten eingespeist
wird; eine Zeitzyklusunterdrückungsschaltung,
wobei diese Zeitzyklusunterdrückungsschaltung
mit dem Eingangsknoten wirkverbunden ist; eine Phasenfrequenzdetektorschaltung,
die mit der Zeitzyklusunterdrückungsschaltung
wirkverbunden ist; eine Ladungspumpschaltung, die mit der Phasenfrequenzdetektorschaltung
wirkverbunden ist; eine Grobverzögerungsabstimmschaltung,
wobei diese Grobverzögerungsabstimmschaltung
mit dem Eingangsknoten wirkverbunden ist; eine Feinverzögerungsabstimmschaltung,
wobei diese Feinverzögerungsabstimmschaltung
mit der Grobverzögerungsabstimmschaltung und dem
Phasenfrequenzdetektor wirkverbunden ist; und einen Ausgangsknoten,
der mit der Feinverzögerungsabstimmschaltung
wirkverbunden ist, um ein Feinverzögerungsausgangssignal auszugeben.
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Gemäß einem
sechsten allgemeinen Aspekt stellt die vorliegende Erfindung ein
Verfahren zum Verkürzen
der Verriegelungszeit in einem Verzögerungsregelkreis (DLL) in
einem Halbleiterbauelement mit einer synchronen Speicherkomponente,
die einen DLL verwendet, bereit, wobei das Verfahren Folgendes umfasst:
Bereitstellen eines Eingangsknotens zum Empfangen eines Eingangssignals,
wobei das Eingangssignal ein Referenztaktsignal ist, das eine Periode
aufweist; Bereitstellen einer Zeitzyklusunterdrückungsschaltung, wobei diese
Zeitzyklusunterdrückungsschaltung
mit dem Eingangsknoten wirkverbunden ist; Bereitstellen einer Phasenfrequenzdetektorschaltung,
die mit der Zeitzyklusunterdrückungsschaltung
wirkverbunden ist; Bereitstellen einer Ladungspumpschaltung, die
mit der Phasenfrequenzdetektorschaltung wirkverbunden ist; Bereitstellen
einer Grobverzögerungsabstimmschaltung, wobei
diese Grobverzögerungsabstimmschaltung mit
dem Eingangsknoten wirkverbunden ist; Bereitstellen einer Feinverzögerungsabstimmschaltung, wobei
diese Feinverzögerungsabstimmschaltung
mit der Grobverzögerungsabstimmschaltung
und dem Phasenfrequenzdetektor wirkverbunden ist; und Bereitstellen
eines Ausgangsknotens, der mit der Feinverzögerungsabstimmschaltung wirkverbunden
ist, um ein Feinverzögerungsausgangssignal
auszugeben.
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Gemäß einem
siebenten allgemeinen Aspekt stellt die vorliegende Erfindung eine
Vorrichtung bereit, die einen synchronen integrierten Schaltkreis enthält, wobei
die Vorrichtung Folgendes umfasst: eine synchrone Speicherkomponente;
ein Referenztaktsignal, das in die synchrone Speicherkomponente
eingespeist wird; und einen Verzögerungsregelkreis,
wobei der Verzögerungsregelkreis
eine Schaltkreisarchitektur zum Verkürzen der Verriegelungszeit in
der synchronen Speicherkomponente enthält, wobei die Schaltkreisarchitektur
des Weiteren Folgendes umfasst: einen Eingangsknoten zum Empfangen eines
Eingangssignals, wobei das Eingangssignal ein Referenztaktsignal
ist, das eine Periode aufweist; eine Zeitzyklusunterdrückungsschaltung,
wobei diese Zeitzyklusunterdrückungsschaltung
mit dem Eingangsknoten wirkverbunden ist; eine Phasenfrequenzdetektorschaltung,
die mit der Zeitzyklusunterdrückungsschaltung
wirkverbunden ist; eine Ladungspumpschaltung, die mit der Phasenfrequenzdetektorschaltung
wirkverbunden ist; eine Grobverzögerungsabstimmschaltung,
wobei diese Grobverzögerungsabstimmschaltung
mit dem Eingangsknoten wirkverbunden ist; eine Feinverzögerungsabstimmschaltung,
wobei diese Feinverzögerungsabstimmschaltung
mit der Grobverzögerungsabstimmschaltung
und dem Phasenfrequenzdetektor wirkverbunden ist; und einen Ausgangsknoten,
der mit der Feinverzögerungsabstimmschaltung
wirkverbunden ist, um ein Feinverzögerungsausgangssignal auszugeben.
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Die
oben dargelegten und weitere Merkmale und Vorteile der Erfindung
gehen aus der folgenden näheren
Beschreibung von Ausführungsformen
der Erfindung hervor. Es versteht sich, dass sowohl die obige allgemeine
Beschreibung als auch die folgende detaillierte Beschreibung die
Erfindung beispielhaft und nicht einschränkend darstellen.
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Die
Merkmale und erfinderischen Aspekte der vorliegenden Erfindung werden
durch das Studium der folgenden detaillierten Beschreibung, der
Ansprüche
und der Zeichnungen deutlicher. Es folgt eine kurze Beschreibung
der Zeichnungen:
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1 ist
ein Blockschaubild der Verzögerungsregelkreisarchitektur
gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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2 ist
ein Schaltplan einer Zeitzyklusunterdrückungsschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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3 ist
ein Zeitablaufdiagramm, das den Status verschiedener Signale an
verschiedenen Knoten des Logikblocks gemäß einer Ausführungsform der
vorliegenden Erfindung darstellt.
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4 ist
ein Zeitablaufdiagramm, das Zeitpunkte verschiedener Signale in
dem Verzögerungsregelkreisblock
(DLL-Block) gemäß einer
Ausführungsform
der vorliegenden Erfindung darstellt.
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5 ist
ein Schaltplan eines Phasenfrequenzdetektors gemäß einer Ausführungsform
der vorliegenden Erfindung.
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6 ist
ein Schaltplan einer Ladungspumpe und eines Tiefpassfilters mit
einer Initialisierungsschaltung gemäß einer Ausführungsform
der vorliegenden Erfindung.
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7 ist
ein Schaltplan eines stromverarmten Wechselrichters für die spannungsgesteuerte Verzögerungsleitung
(VCDL) gemäß einer
Ausführungsform
der vorliegenden Erfindung.
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8 ist
ein Zeitablaufdiagramm einer typischen Zeitzyklusunterdrückungsschaltung.
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Es
folgt eine detaillierte Erläuterung
der Struktur und des Verfahrens für einen erfindungsgemäßen Verzögerungsregelkreis
(DLL) mit einer kurzen Verriegelungszeit, der eine Zeitzyklusunterdrückungslogikschaltung
verwendet. Es ist zu beachten, dass Komponenten mit ungefähr den gleichen
Funktionen und strukturellen Merkmalen in der folgenden Erläuterung
und in den angehängten
Zeichnungen die gleichen Bezugszahlen zugewiesen sind, um sie nicht
wiederholt erläutern
zu müssen.
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Viele
digitale Systeme basieren auf exakten Takten, um den zeitlichen
Ablauf von Operationen und Datenübertragungen
zu synchronisieren. Oft wird ein Kristalloszillator verwendet, um
ein Referenztaktsignal mit einer Basisfrequenz zu erzeugen. Dieses
Taktsignal wird dann dividiert oder multipliziert, um ein oder mehrere
Taktsignale mit gewünschten
Frequenzen zu erzeugen. Alternativ können externe Taktsignale empfangen
und gleichermaßen
dividiert oder multipliziert werden, um interne Takte zu erzeugen.
Verzögerungsregelkreise
("Delay Locked Loops" – DLL) und Phasenregelkreise
("Phase Locked Loops" – PLL) sind heute ein unverzichtbarer Bestandteil
in diesen synchronen integrierten Schaltkreisen (ICs), um eine Taktverschiebung – d. h.
die vergleichsweise Differenz zwischen der Phase und der Frequenz
eines Referenztaktsignals im Vergleich zur Phase und Frequenz eines
Rückkopplungstaktsignals – zu verhindern.
Wenn die Differenz zwischen der Phase und der Frequenz im Wesentlichen
Null ist oder innerhalb einer vorgegebenen Toleranz liegt, so wird
eine "Verriegelung" erreicht. Die Minimierung der
Zeit, die zur Erreichung dieser DLL-Verriegelung benötigt wird,
d. h. die Verriegelungszeit, ist eine immer anspruchsvoller werdende
Angelegenheit, insbesondere bei DLLs auf IC-Chips im tiefen Submikronbereich.
DLLs können
auch Grobverzögerungsabstimmschaltungen
verwenden, um kurze Verriegelungszeiten von etwa 400 ns zu erreichen.
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Für die vorliegende
Erfindung sind besonders die folgenden Funktionsprinzipien eines
DLL relevant. Wenn ein periodisches Eingangssignal um ein ganzzahliges
Vielfaches der Eingangszeitperiode (T) verzögert wird, so wird die Phasenverschiebung
als null betrachtet. Ein DLL kann dann mit einer Gesamtverzögerung von
nT verriegeln, wobei n die Anzahl an Gleichrichtern ist, die in
dem DLL-Schaltkreis verwendet werden.
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Die
in der vorliegenden Schrift offenbarte Schaltungsarchitektur stellt
einen DLL-Schaltkreis bereit, mit dem die Verriegelungszeit verkürzt werden kann.
Die DLL- Schaltungsarchitektur
der vorliegenden Erfindung kann niedrige Verriegelungszeiten von weniger
als 150 ns (Nanosekunden) erreichen.
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Die
Offenbarung der vorliegenden Erfindung schlägt ein zusätzliches Verfahren der weiteren
Verkürzung
der DLL-Verriegelungszeit durch Integrieren einer Zeitzyklusunterdrückungslogikschaltung
in die DLL-Schaltungsarchitektur in Verbindung mit einer Grobverzögerungsabstimmschaltung
vor.
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Die
vorgeschlagene DLL-Schaltungsarchitektur ist in 1 dargestellt.
Der DLL-Schaltkreis 100 enthält unter anderem die folgenden
Schaltkreisblöcke:
Phasenfrequenzdetektor (PFD) 110, Zeitzyklusunterdrückungslogik
(TCSL) 120, Ladungspumpe und Tiefpassfilter mit Initialisierungsschaltung 130, Grobverzögerungsabstimmschaltung 140 mit
Flankenunterdrückung,
und Feinverzögerungsabstimmschaltung 150.
Optional kann ein (nicht gezeigter) Pufferschaltungsblock zwischen
dem Ausgangsknoten 195 und dem Phasenfrequenzdetektor 110 eingebunden
sein, um eine Signalkonditionierung des INTCLK2-Signals zu bewirken.
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Bei
existierenden DLLs wird das Referenztaktsignal (REFCLK) direkt zum
Phasenfrequenzdetektor 110 geleitet. 8 veranschaulicht
ein Referenztaktsignal 810, ein internes Taktsignal 820,
das mit dem Referenztaktsignal 810 zu synchronisieren ist,
und die Signalspur 830, die "Aufwärts"-Impulse vom Phasenfrequenzdetektor 110 zur
Ladungspumpschaltung 130 darstellt. Diese Anordnung führt dazu,
dass der Phasenfehler sehr groß wird,
wie durch die Phasenfehlersignalspuren 840, 850 im Zeitablaufdiagramm
von 8 gezeigt ist. Obgleich der Fehler kleiner wird,
das heißt
t3 < t2 < t1, schwingt die
Filterspannung in einem größeren Maße, bis
schließlich
die Spannungsschienen erreicht werden. Somit funktioniert die Feinverzögerungsabstimmschaltung 150 nicht,
und der DLL fällt
an diesem Knotenpunkt aus. Der so entstandene große Phasenfehler
führt zu
einer längeren
Verriegelungszeit, oder es wird erst gar keine Verriegelung erreicht.
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Bei
der vorliegenden Erfindung wird nicht das am Eingangsknoten 105 empfangene
Referenztaktsignal (REFCLK) direkt zur Phasenfrequenzdetektorschaltung 110 geleitet,
sondern das REFCLK-Signal wird zum Zeitzyklusunterdrückungslogikschaltungsblock 120 geleitet,
wie in 2 gezeigt. Das REFCLK-Signal wird auch durch die
Grobverzögerungsabstimmschaltung 140 empfangen.
Das Ausgangssignal von der Grobverzögerungsabstimmschaltung 140 wird
zu der Feinverzögerungsabstimmschaltung 150 geleitet.
Das Ausgangssignal (OUTCLK) von der Feinverzögerungsabstimmschaltung 150 wird
an einem Ausgangsknoten 195 abgegeben. OUTCLK wird außerdem dem
Phasenfrequenzdetektor 110 als ein gemeinsames Eingangssignal
(INTCLK2) aus zwei Eingangssignalen zur Verfügung gestellt. Das zweite Eingangssignal
zum Phasenfrequenzdetektor 110 ist das Ausgangssignal des Zeitzyklusunterdrückungslogikschaltungsblocks 120, das
mit INTCLK1 bezeichnet wird. Der Phasenfrequenzdetektor 110 liefert
vier Ausgangssignale, nämlich
UP, UPB, DN und DNB, zur Ladungspumpe und dem Tiefpassfilter mit
Initialisierungsschaltung 130. Die Ladungspumpe und das
Tiefpassfilter mit Initialisierungsschaltung 130 liefern
ihrerseits zwei Signale, nämlich
Nb und Pb, zur Feinverzögerungsabstimmschaltung 150.
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Das
REFCLK-Signal verlässt
den Zeitzyklusunterdrückungslogikschaltungsblock 120 als
das INTCLK1-Signal. Das INTCLK1-Signal hat seine erste ansteigende
Flanke beim Zeitpunkt t = T/2 des REFCLK-Signals, wobei T die Periode des REFCLK-Signals
darstellt. Dies ist im Zeitablaufdiagramm von 3 durch
repräsentative
Signalspuren 310 (REFCLK) und 350 (INTCLK1) dargestellt.
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Bei
einem ersten Ausführungsbeispiel
mit einem 66 MHz-REFCLK-Signal hat das INTCLK1-Signal seine erste
ansteigende Flanke bei etwa 7,5 ns der Periode 15,0 ns des REFCLK-Signals.
Auf ähnliche
Weise hat bei einem zweiten Ausführungsbeispiel
mit einem 100 MHz-REFCLK-Signal das INTCLK1-Signal seine erste ansteigende
Flanke bei etwa 5 ns. Und bei einem dritten Ausführungsbeispiel mit einem 133
MHz-REFCLK-Signal
hat das INTCLK1-Signal seine erste ansteigende Flanke bei etwa 3,75
ns.
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Ein
Ausführungsbeispiel
des Zeitzyklusunterdrückungslogikschaltungsblocks 120 von 1 ist durch
den Schaltplan von 2 dargestellt. Der Zeitzyklusunterdrückungslogikschaltungsblock 120 erzeugt
das INTCLK1-Signal. Der Zeitzyklusunterdrückungslogikschaltungsblock 120 umfasst
die D-Flipflops 220, 230,
einen Wechselrichter 210 und Kombinationsmittel wie beispielsweise,
unter anderem, ein Paar AND-Gatter 240, 250 mit
zwei Eingängen.
Der Zeitzyklusunterdrückungslogikschaltungsblock 120 kann
unter Verwendung der CMOS-Transistortechnologie
oder einer sonstigen geeigneten Technologie hergestellt werden.
Die D-Flipflops 220, 230 sind rücksetzbar
und positiv-flankengesteuert.
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Jeder
D-Flipflop 220, 230 enthält bekanntermaßen einen
Dateneingang (D), einen Takteingang (CK), einen Ausgang Q und einen
Rücksetzungs- oder
Aktivierungseingang (RST). Hier wird das Einschalt-Rücksetzungssignal
(POR) für
das Rücksetzen
der Ausgänge
Q der D-Flipflops 220, 230 auf Null verwendet.
Während
des Betriebes sind die Ausgänge
Q der beiden positiv-flankengesteuerten D-Flipflops 220 bzw. 230 positive
Schrittsignale A, B an den Knoten 221 bzw. 231.
Die Signale A und B werden am AND-Gatter 240 logisch kombiniert,
was zu einem positiven Schrittsignal C am Knoten 241 führt.
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Das
Schrittsignal C wird dann mit dem invertierten REFCLK-Signal vom
Wechselrichter 210 am AND-Gatter 250 logisch kombiniert.
Der Ausgangsknoten 295 des AND-Gatters 250 gibt
das INTCLK1-Signal aus. Der relative Status jedes der oben genannten
Signale A, B und C an jedem Knoten 221, 231 bzw. 241 ist
in dem Zeitablaufdiagramm von 3 durch
die Spuren 320, 330 bzw. 340 gezeigt.
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Dieses
positive Schrittsignal C am Knoten 241 erzeugt, wenn es
am AND-Gatter 250 einer
logischen AND-Operation mit dem Signal vom Ausgang des Wechselrichters 210 (d.
h. dem Komplement von REFCLK) unterzogen wird, das Ausgangssignal INTCLK1.
Bei diesem Ausführungsbeispiel
hat das Ausgangssignal INTCLK1 seine erste ansteigende Flanke am
Zeitpunkt t = 3T/4 des ursprünglichen
ankommenden REFCLK-Eingangssignals. Somit verschiebt der Zeitzyklusunterdrückungslogikschaltungsblock 120 die
ansteigende Flanke des ankommenden Taktsignals REFCLK um 3T/4 oder
etwa 75% der Periode T des REFCLK-Signals. Es wird nun der Betrieb der
Grobverzögerungsabstimmschaltung 140 besprochen.
Ein Beispiel einer verbesserten Grobverzögerungsabstimmschaltung findet sich
in der nicht-vorveröffentlichten
PCT-Anmeldung WO2004/055988.
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Im
selben Moment, in dem das REFCLK-Signal zur Zeitzyklusunterdrückungslogikschaltung 120 geleitet
wird, wird das REFCLK-Signal auch zur Grobverzögerungsabstimmschaltung 140 geleitet, um
das INTCLK2-Signal zu erzeugen. Die Grobverzögerungsabstimmschaltung 140 hat
den Zweck, das INTCLK2-Signal
an einem Teil- oder Verzögerungszeitpunkt
(beispielsweise t = 3T/4) des REFCLK-Signals beginnen zu lassen. Diese Verzögerung verringert
den Phasenfehler zwischen den beiden Signalen INTCLK1 und INTCLK2
und gestattet überdies
eine raschere Fehlerkorrektur, wie durch die Spuren 420 (INTCLK1)
und 440 (INTCLK2) im Zeitablaufdiagramm von 4 gezeigt.
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Es
wird nun die Funktionsweise des Phasenfrequenzdetektors 110 anhand
von 5 erläutert. Bei
dem Ausführungsbeispiel
von 5 besteht der Phasenfrequenzdetektor 110 aus
den NAND-Gattern 510, 512, 513, 514, 520, 522, 523, 524 und 530 und den
Umkehrverstärkern 541, 542, 551, 552, 562 und 561.
Das NAND-Gatter 510 empfängt das INTCLK1-Signal von
dem Zeitzyklusunterdrückungslogikschaltungsblock 120,
während
das NAND-Gatter 520 das INTCLK2-Signal von dem Ausgangsknoten 195 der
Feinverzögerungsabstimmschaltung 150,
die in 7 gezeigt ist, empfängt.
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Es
wird nun die Funktionsweise der Ladungspump- und der Tiefpassfilterschaltung,
die in 1 zusammen als Logikschaltungsblock 130 gezeigt
sind, anhand von 6 erläutert. Die Ladungspumpschaltung
von 6 verwendet zwei Arme 601, 602 sowie
eine Initialisierungsschaltung 603. Der erste Arm 601 umfasst
Transistoren 622, 623, 624 und 626,
die Kondensatoren 691, 692 und den Widerstand 612.
Der zweite Arm 602 umfasst Transistoren 629, 630, 631 und 632,
die Kondensatoren 693, 694 und den Widerstand 611.
Jeder Arm 601, 602 ist mit einer Vorspannungsschaltung
verbunden, welche die Transistoren 621, 625 und
den Vorspannungswiderstand 610 umfasst. Der Logikschaltungsblock 130 empfängt als
seine Eingangssignale vier Signale, bei denen es sich um Ausgangssignale
von der Phasenfrequenzdetektorschaltung 110 handelt. Diese
vier Signale heißen
UP, DN, UPB und DNB. Die Initialisierungsschaltung 603 wird
durch das Einschalt-Rücksetzungssignal
(POR) und sein Komplement gesteuert. Ein Filter zweiter Ordnung
wird verwendet, um die Oberwellen zu entfernen, so dass die Steuerspannung
zur Feinabstimmschaltung ein glatteres Signal sein kann. Analoge
Signale Vdda und Vssa werden für
die Ladungspumpe, das Filter und den Feinabstimmkreis verwendet.
-
Die
Feinverzögerungsabstimmschaltung 150 ist
in 7 gezeigt. Die Feinverzögerungsabstimmschaltung 150 umfasst
einen Eingangsknoten 705 zum Empfangen eines Signals A
von der Grobverzögerungsabstimmschaltung 140 und
einen Ausgangsknoten 195 zum Ausgeben des Ausgangssignals
Z. Die Feinverzögerungsabstimmschaltung 150 ist
unter Verwendung von komplementären
Metalloxidhalbleitertransistoren (CMOS-Transistoren) hergestellt
und umfasst des Weiteren PMOS-Transistoren 710, 720 und
NMOS-Transistoren 730, 740.
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Es
wurden Ausführungsformen
der vorliegenden Erfindung offenbart. Der Durchschnittsfachmann
erkennt jedoch, dass bestimmte Modifikationen möglich sind, die in den Rahmen
der Lehre dieser Erfindung fallen. Beispielsweise umfasst die vorliegende
Erfindung anstelle der konkreten Transistortechnologie, die durch
die Ausführungsform
repräsentiert
wird, die im vorliegenden Text unter Bezug auf 2 besprochen
wurde, auch Ausführungsformen,
die andere Transistortechnologien verkörpern. Gleichermaßen können auch
Umkehrungen der Signale enthalten sein. Deshalb sind die folgenden
Ansprüche
heranzuziehen, um den wirklichen Umfang und Inhalt der Erfindung
festzustellen.
-
3
- 320
- Ausgang
am Knoten A
- 330
- Ausgang
am Knoten B
- 340
- Ausgang
am Knoten C
- 350
- INTCLK1
beginnt bei t = T/2 von REFCLK
-
4
-
- 420
- INTCLK1
beginnt bei t = T/2 von REFCLK
- 430
- Grobtakt
beginnt bei t = 3T/4 von REFCLK
- 440
- INTCLK2
am Eingang des PFD
- 450
- Verriegelung
bei nT erreicht
-
8
-
Stand der Technik
-
- 820
- interner
Takt
- 830
- "UP"-Impulse
-
- Huge voltage jumps at the filter output reaching the rails:
Gewaltige
Spannungssprünge
am Filterausgang, die die Schienen erreichen