JP2548340B2 - チャタリング除去回路 - Google Patents
チャタリング除去回路Info
- Publication number
- JP2548340B2 JP2548340B2 JP63276703A JP27670388A JP2548340B2 JP 2548340 B2 JP2548340 B2 JP 2548340B2 JP 63276703 A JP63276703 A JP 63276703A JP 27670388 A JP27670388 A JP 27670388A JP 2548340 B2 JP2548340 B2 JP 2548340B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- level
- output
- input terminal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、雑音の多いデジタル信号を、雑音を除去し
て、安定に入力するための、チャタリング除去回路に関
するものである。
て、安定に入力するための、チャタリング除去回路に関
するものである。
従来の技術 近年、雑音の多いデジタル信号を入力する場合に、チ
ャタリング除去回路が、利用されるようになってきた。
以下に、従来のチャタリング除去回路について説明す
る。第２図は従来のチャタリング除去回路を示す回路図
であり、同図中11,12はフリップフロップ、13はインバ
ータ、24,25は論理積ゲート、16は論理和ゲートを示
し、ａはデジタル信号入力端子、ｂはデジタル信号入力
端子ａの論理レベルを検出する時間を設定するクロック
信号入力端子、ｃは２回連続して同一論理レベルのデジ
タル信号入力があったことを検出する出力端子、ｄはリ
セット信号入力端子、e2,f2はそれぞれ論理積ゲート24,
25の出力端子である。
ャタリング除去回路が、利用されるようになってきた。
以下に、従来のチャタリング除去回路について説明す
る。第２図は従来のチャタリング除去回路を示す回路図
であり、同図中11,12はフリップフロップ、13はインバ
ータ、24,25は論理積ゲート、16は論理和ゲートを示
し、ａはデジタル信号入力端子、ｂはデジタル信号入力
端子ａの論理レベルを検出する時間を設定するクロック
信号入力端子、ｃは２回連続して同一論理レベルのデジ
タル信号入力があったことを検出する出力端子、ｄはリ
セット信号入力端子、e2,f2はそれぞれ論理積ゲート24,
25の出力端子である。
以上のように構成されたチャタリング除去回路につい
て、以下にその動作を説明する。まず、フリップフロッ
プ11,12の動作について説明する。Ｒ入力端子が論理レ
ベル“0"の場合にクロック信号入力端子ｂを論理レベル
を“0"から“1"に変化させた時、Ｄ入力端子と同一の論
理レベルがＱ出力端子に出力される。クロック信号入力
端子ｂが前記以外の時はＱ出力端子は変化しない。Ｒ入
力端子が“1"レベルの時は、Ｑ出力端子は“0"レベルに
なる。また、Ｎ端子出力はＱ端子出力が反転論理出力で
ある。次に、従来例の動作の説明をする。まず、リセッ
ト信号入力端子ｄを“1"レベルにするとフリップフロッ
プ11,12のＱ出力は“0"レベルとなり、したがって出力
端子ｃは“0"レベルである。次に、リセット信号入力端
子ｄを“0"レベルにして、デジタル信号入力端子ａを
“0"レベルにすると、論理積ゲート24,25の出力端子e2,
f2は共に“0"レベルとなり、出力端子ｃは“0"レベルの
ままである。この状態でクロック信号入力端子ｂを“0"
レベルから“1"レベルに変化させるとフリップフロップ
11のＱ出力は“1"レベルとなり、論理積ゲート24の出力
端子e2が“1"レベルとなり、出力端子ｃに“1"レベルが
出力され、デジタル信号入力端子ａが２回連続して“0"
レベルであったことの検出出力が出力される。次に、デ
ジタル信号入力端子ａを“1"レベルにすると、論理積ゲ
ート24,25の出力端子e2,f2は共に“0"レベルとなり、出
力端子ｃは“0"レベルである。この状態でクロック信号
入力端子ｂを“0"レベルから“1"レベルに変化させる
と、フリップフロップ11のＮ出力は“1"レベルとなり、
論理積ゲート25の出力端子f2が“1"レベルとなり、出力
端子ｃは“1"レベルが出力され、デジタル信号入力端子
ａが２回連続して“1"レベルであったことの検出出力が
出力される。
て、以下にその動作を説明する。まず、フリップフロッ
プ11,12の動作について説明する。Ｒ入力端子が論理レ
ベル“0"の場合にクロック信号入力端子ｂを論理レベル
を“0"から“1"に変化させた時、Ｄ入力端子と同一の論
理レベルがＱ出力端子に出力される。クロック信号入力
端子ｂが前記以外の時はＱ出力端子は変化しない。Ｒ入
力端子が“1"レベルの時は、Ｑ出力端子は“0"レベルに
なる。また、Ｎ端子出力はＱ端子出力が反転論理出力で
ある。次に、従来例の動作の説明をする。まず、リセッ
ト信号入力端子ｄを“1"レベルにするとフリップフロッ
プ11,12のＱ出力は“0"レベルとなり、したがって出力
端子ｃは“0"レベルである。次に、リセット信号入力端
子ｄを“0"レベルにして、デジタル信号入力端子ａを
“0"レベルにすると、論理積ゲート24,25の出力端子e2,
f2は共に“0"レベルとなり、出力端子ｃは“0"レベルの
ままである。この状態でクロック信号入力端子ｂを“0"
レベルから“1"レベルに変化させるとフリップフロップ
11のＱ出力は“1"レベルとなり、論理積ゲート24の出力
端子e2が“1"レベルとなり、出力端子ｃに“1"レベルが
出力され、デジタル信号入力端子ａが２回連続して“0"
レベルであったことの検出出力が出力される。次に、デ
ジタル信号入力端子ａを“1"レベルにすると、論理積ゲ
ート24,25の出力端子e2,f2は共に“0"レベルとなり、出
力端子ｃは“0"レベルである。この状態でクロック信号
入力端子ｂを“0"レベルから“1"レベルに変化させる
と、フリップフロップ11のＮ出力は“1"レベルとなり、
論理積ゲート25の出力端子f2が“1"レベルとなり、出力
端子ｃは“1"レベルが出力され、デジタル信号入力端子
ａが２回連続して“1"レベルであったことの検出出力が
出力される。
発明が解決しようとする課題 しかしながら、上記従来の構成ではリセット信号入力
端子ｄをまず“1"レベルにし、続いて“0"レベルにてデ
ジタル信号入力端子ａを“1"レベルにすると、論理積ゲ
ート25の出力端子f2が“1"レベルとなり、出力端子ｃは
“1"レベルとなり、１回しかデジタル信号を検出してい
ないにもかかわらず“1"レベルの検出出力が出力される
という問題点を有していた。
端子ｄをまず“1"レベルにし、続いて“0"レベルにてデ
ジタル信号入力端子ａを“1"レベルにすると、論理積ゲ
ート25の出力端子f2が“1"レベルとなり、出力端子ｃは
“1"レベルとなり、１回しかデジタル信号を検出してい
ないにもかかわらず“1"レベルの検出出力が出力される
という問題点を有していた。
本発明は、上記従来の問題点を解決するもので、リセ
ット直後に出力端子ｃに出力される場合の“1"レベルの
検出出力を禁止することのできる回路を提供することを
目的とする。
ット直後に出力端子ｃに出力される場合の“1"レベルの
検出出力を禁止することのできる回路を提供することを
目的とする。
課題を解決するための手段 この目的を達成するために、本発明のチャタリング除
去回路は、図２で示した従来のチャタリング除去回路
に、リセット信号を与えた直後のデジタル入力信号が、
２回連続して同一であったことを示す検出出力を禁止す
る回路を接続した構成を有している。
去回路は、図２で示した従来のチャタリング除去回路
に、リセット信号を与えた直後のデジタル入力信号が、
２回連続して同一であったことを示す検出出力を禁止す
る回路を接続した構成を有している。
作用 この構成によって、リセット信号を与えた直後からで
も、正しい検出出力を得ることができる。
も、正しい検出出力を得ることができる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるチャタリ
ング除去回路の回路図を示すものである。第１図におい
て、14,15は３入力端子をもつ論理積ゲート、17は新た
に追加されたフリップフロップである。e1,f1はそれぞ
れ論理積ゲート14,15の出力端子である。なお、11,12は
フリップフロップ、13はインバータ、16は論理和ゲー
ト、ａはデジタル信号入力端子、ｂはデジタル信号入力
端子ａの論理レベルを検出する時間を設定するクロック
信号入力端子、ｃは２回連続して同一論理レベルのデジ
タル信号入力があったことを検出する出力端子、ｄはリ
セット信号入力端子であり、これらは、従来例の構成と
同じものである。
説明する。第１図は本発明の一実施例におけるチャタリ
ング除去回路の回路図を示すものである。第１図におい
て、14,15は３入力端子をもつ論理積ゲート、17は新た
に追加されたフリップフロップである。e1,f1はそれぞ
れ論理積ゲート14,15の出力端子である。なお、11,12は
フリップフロップ、13はインバータ、16は論理和ゲー
ト、ａはデジタル信号入力端子、ｂはデジタル信号入力
端子ａの論理レベルを検出する時間を設定するクロック
信号入力端子、ｃは２回連続して同一論理レベルのデジ
タル信号入力があったことを検出する出力端子、ｄはリ
セット信号入力端子であり、これらは、従来例の構成と
同じものである。
以上のように構成された本実施例のチャタリング除去
回路について、以下にその動作を説明する。ここで、フ
リップフロップ17は、フリップフロップ11,12と同じ機
能である。まず、フリップフロップ17のＤ入力端子を
“1"レベルに固定し、リセット信号入力端子ｄをまず
“1"レベルにしてそののち“0"レベルにすると、フリッ
プフロップ17のＱ出力は“0"レベルになり、この出力が
論理積ゲート14,15に入力されるため、論理積ゲート14,
15の出力端子e1,f1は“0"レベルとなり、デジタル信号
入力端子ａの論理レベルにかかわらず出力端子ｃは必ず
“0"レベルとなり、従来例のような問題は発生しない。
さらに、クロック信号入力端子ｂを“0"レベルから“1"
レベルに変化させると、フリップフロップ17のＱ出力
は、この時には“1"レベルとなり、デジタル信号入力端
子ａが続いて同一の論理レベルであれば、論理積ゲート
14,15の出力端子e1,f1のいずれか一方が“1"レベルとな
り、したがって出力端子ｃは“1"レベルとなり、出力端
子ｃに正しく検出出力が出力される。
回路について、以下にその動作を説明する。ここで、フ
リップフロップ17は、フリップフロップ11,12と同じ機
能である。まず、フリップフロップ17のＤ入力端子を
“1"レベルに固定し、リセット信号入力端子ｄをまず
“1"レベルにしてそののち“0"レベルにすると、フリッ
プフロップ17のＱ出力は“0"レベルになり、この出力が
論理積ゲート14,15に入力されるため、論理積ゲート14,
15の出力端子e1,f1は“0"レベルとなり、デジタル信号
入力端子ａの論理レベルにかかわらず出力端子ｃは必ず
“0"レベルとなり、従来例のような問題は発生しない。
さらに、クロック信号入力端子ｂを“0"レベルから“1"
レベルに変化させると、フリップフロップ17のＱ出力
は、この時には“1"レベルとなり、デジタル信号入力端
子ａが続いて同一の論理レベルであれば、論理積ゲート
14,15の出力端子e1,f1のいずれか一方が“1"レベルとな
り、したがって出力端子ｃは“1"レベルとなり、出力端
子ｃに正しく検出出力が出力される。
以上のように本実施例によれば、図２に示した回路に
論理積ゲート14,15を３入力端子に変え、Ｄ入力を“1"
に固定したフリップフロップ17を付加し、このフリップ
フロップ17のCK入力端子をクロック信号入力端子ｂに接
続し、Ｒ入力端子をリセット信号入力端子ｄに接続し、
Ｑ端子を論理積ゲート14,15の入力端子に接続すること
により、デジタル信号入力端子ａに２回同一論理レベル
が入力したことを常に正しく出力端子ｃに出力すること
ができる。
論理積ゲート14,15を３入力端子に変え、Ｄ入力を“1"
に固定したフリップフロップ17を付加し、このフリップ
フロップ17のCK入力端子をクロック信号入力端子ｂに接
続し、Ｒ入力端子をリセット信号入力端子ｄに接続し、
Ｑ端子を論理積ゲート14,15の入力端子に接続すること
により、デジタル信号入力端子ａに２回同一論理レベル
が入力したことを常に正しく出力端子ｃに出力すること
ができる。
なお本実施例では、フリップフロップ11のＲ端子はリ
セット信号入力端子ｄと接続しているが“0"レベルに固
定してもよい。また、フリップフロップ11のＲ端子は、
リセット信号入力端子ｄと接続したままでフリップフロ
ップ17のＱ出力端子を論理積ゲート15の入力端子にのみ
接続する構成でもよい。なぜならばリセット直後に誤動
作するのはデジタル信号入力端子に“1"レベルが入力さ
れている時のみであるからである。
セット信号入力端子ｄと接続しているが“0"レベルに固
定してもよい。また、フリップフロップ11のＲ端子は、
リセット信号入力端子ｄと接続したままでフリップフロ
ップ17のＱ出力端子を論理積ゲート15の入力端子にのみ
接続する構成でもよい。なぜならばリセット直後に誤動
作するのはデジタル信号入力端子に“1"レベルが入力さ
れている時のみであるからである。
発明の効果 本発明は、デジタル信号入力が２回同一であったこと
を検出する論理積ゲートに、リセット後第１回目のデジ
タル信号入力の検出時に、前記論理積ゲートの出力を禁
止することにより、リセット直後より正しくデジタル信
号入力が２回同一であったことを検出することができる
という効果を得ることができる優れたチャタリング除去
回路を実現できるものである。
を検出する論理積ゲートに、リセット後第１回目のデジ
タル信号入力の検出時に、前記論理積ゲートの出力を禁
止することにより、リセット直後より正しくデジタル信
号入力が２回同一であったことを検出することができる
という効果を得ることができる優れたチャタリング除去
回路を実現できるものである。
第１図は本発明の一実施例におけるチャタリング防止回
路の回路図、第２図は従来のチャタリング防止回路の回
路図である。 11,12,17……フリップフロップ、13……インバータ、1
4,15,24,25……論理積ゲート、16……論理和ゲート。
路の回路図、第２図は従来のチャタリング防止回路の回
路図である。 11,12,17……フリップフロップ、13……インバータ、1
4,15,24,25……論理積ゲート、16……論理和ゲート。
Claims (1)
- 【請求項１】第1,第２および第３のフリップフロップ
と、それぞれ３入力端子をもつ第１と第２の論理積ゲー
トと、２入力端子をもつ論理和ゲートと、インバータを
介して前記第１のフリップフロップのＤ端子と前記第２
の論理積ゲートの入力端子に接続されたデジタル信号入
力端子と、前記第1,第２および第３のフリップフロップ
のCK端子に接続されたクロック信号入力端子と、前記第
1,第２および第３のフリップフロップのＲ端子に接続さ
れたリセット信号入力端子と、前記第２のフリップフロ
ップのＱ端子に接続された出力端子とを備えるととも
に、前記インバータの出力端子が前記第１の論理積ゲー
トの入力端子に接続され、前記第１のフリップフロップ
のＱ端子が前記第１の論理積ゲートの入力端子に、Ｎ端
子が前記第２の論理積ゲートの入力端子に接続され、前
記第１と第２の論理積ゲートの出力端子が前記論理和ゲ
ートのそれぞれの入力端子に接続され、前記論理和ゲー
トの出力端子が前記第２のフリップフロップのＤ端子に
接続され、前記第３のフリップフロップのＱ端子が前記
第１と第２もしくは前記第２の論理積ゲートの入力端子
に接続され、前記第３のフリップフロップのＤ端子が高
レベルに固定されていることを特徴とするチャタリング
除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276703A JP2548340B2 (ja) | 1988-11-01 | 1988-11-01 | チャタリング除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276703A JP2548340B2 (ja) | 1988-11-01 | 1988-11-01 | チャタリング除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123813A JPH02123813A (ja) | 1990-05-11 |
| JP2548340B2 true JP2548340B2 (ja) | 1996-10-30 |
Family
ID=17573154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276703A Expired - Fee Related JP2548340B2 (ja) | 1988-11-01 | 1988-11-01 | チャタリング除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548340B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256635B2 (en) * | 2002-12-13 | 2007-08-14 | Nxp B.V. | Low lock time delay locked loops using time cycle suppressor |
-
1988
- 1988-11-01 JP JP63276703A patent/JP2548340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02123813A (ja) | 1990-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8558579B2 (en) | Digital glitch filter | |
| US4591744A (en) | Transition detection circuit | |
| US4282489A (en) | Metastable detector | |
| KR100309233B1 (ko) | 싱글-엔드-제로 수신기 회로 | |
| JP2548340B2 (ja) | チャタリング除去回路 | |
| US4669098A (en) | Increased resolution counting circuit | |
| US11177799B2 (en) | Debounce circuit with noise immunity and glitch event tracking | |
| JP2748765B2 (ja) | 多数決回路 | |
| KR100548800B1 (ko) | 디지털 필터 | |
| JP2903736B2 (ja) | パルスジェネレータの断線検出回路 | |
| CN112688670A (zh) | 具有抗噪性和毛刺事件跟踪的去抖动电路 | |
| US3914627A (en) | Storage device with several bistable flipflops | |
| US6998906B1 (en) | Low pass filter systems and methods | |
| JPH0993097A (ja) | ノイズ除去回路装置 | |
| KR930005610Y1 (ko) | 노이즈 제거회로 | |
| JP3551850B2 (ja) | ノイズキャンセル回路 | |
| JPS594336Y2 (ja) | デジタル積分回路 | |
| JPS6216690Y2 (ja) | ||
| JPH0795090B2 (ja) | 半導体集積回路のテストモード設定回路 | |
| JPS63120523A (ja) | リングカウンタ回路 | |
| JPH0514144A (ja) | デジタルノイズフイルター | |
| JPH035804A (ja) | チャタリング防止回路 | |
| JPS63101918A (ja) | クロツク断検出回路 | |
| JPS62261986A (ja) | ノイズ除去能力を有するパルス計測回路 | |
| JPS61288574A (ja) | 同期分離回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |