JPS63101918A - クロツク断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数個のクロック信号を入力し、そのクロッ
ク断を検出するクロック断検出回路に関する。

従来の技術 従来、この種のクロック断検出回路の一例として、第２
図に示すように各クロック信号ごとに単安定回路を備え
たものが知られている。すなわち、端子ａから人力され
るクロック信号の立上りにおいて単安定回路１の出力ｄ
はＩＩ　ＨＩＩレベルにセットされる。そして、単安定
回路１の時定数に基づいて設定される所定の時間内に端
子ａから次のクロックが与えられれば、出力ｄは”Ｈ”
レベルを維持する一方、クロック断の時のように前記所
定の時間内に次のクロックが入力されない場合には、単
安定回路１の出力ｄはＬ”レベルに復帰する。

また、端子す、ｃからそれぞれクロック信号が入力した
場合にも単安定回路２，３の出力ｅ、ｆは上記と同様の
出力レベルを示す。そのため、端子ａ、　ｂ、　ｃから
入力するいずれか１つのクロック信号が断となれば、そ
のクロック信号を監視する単安定回路１．２．３のいず
れかの出力ｄ、　ｅ、　ｆが６Ｌ”レベルとなる。そし
て、この結果、ＮＯＲ回路４を介してクロック断検出信
号ｇが出力される。

発明が解決しようとする問題点 しかしながら、上記従来のクロック断検出回路では、ク
ロック信号ごとにそれぞれ１つの単安定回路を設けてお
り、多数の単安定回路を必要とした。ところで、一般に
単安定回路ではその動作時定数を決めるために抵抗とコ
ンデンサが必要である。このため、上述のように多数の
単安定回路を有するクロック断検出回路では、回路を集
積化し、小型化を図りにくいという問題点があった。

本発明は、このような事情に鑑みてなされたもので、大
幅に回路の集積化を図れ、かつ、クロック信号の断を検
出できるクロック断検出回路を提供することを目的とす
る。

問題点を解決するだめの手段 本発明は上記目的を達成するために、２以上のクロック
信号のうち任意の１つのクロック信号を基本クロック信
号とし、基本クロック信号のクロック断を検出する１つ
の単安定回路と、基本クロック信号を計数し、かつ、こ
の計数値があらかじめ設定しておいた基準値に達した場
合にパルス信号を出力する基本クロックカウンタ回路と
、他のクロック信号毎に設けられ、かつ、クロック数を
計数し、基本クロックカウンタ回路の出力信号によりリ
セットされるカウンタ回路と、これらカウンタ回路の計
数値を加算する加算回路と、加算回路の出力信号をあら
かじめ設定しておいた参照値と比較する比較回路と、パ
ルス信号の出力タイミングにあわせて比較回路の出力を
ラッチするラッチ回路とを備えたことを特徴とする。

作　　　　用 本発明は上記のような構成により次のような作用を有す
る。すなわち、基本クロック信号が断すると、この入力
断を単安定回路で検出する一方、カウンタ回路に入力す
るクロック信号が断すると、入力断となったクロック信
号に対応したカウンタ回路の計数は停止し、加算器で得
られる計数値はあらかじめ比較器に設定しておいた参照
値に達することがなく、このことによってクロック信号
の入力断があったことを検出することを特徴とする。

実施例 第１図は本発明の一実施例のクロック断検出回路を示す
ブロック図である。第１図において、１１は基本クロッ
ク信号りのクロック断を検出する単安定回路であり、そ
の出力側端子はインバータ１９を介してＯＲ回路１８に
接続されている。１２はクロック信号りを計数する基本
クロックカウンタ回路であシ、計数値が一定値に達する
とラッチ信号ｋを出力するとともに、このラッチ信号ｋ
によって自らをリセットする。　１３．１４はそれぞれ
クロック信号’＋Ｊを計数するカウンタ回路であり、そ
の出力はそれぞれ加算器１５に入力される。１６は比較
器であり、あらかじめ正常な状態でのクロック信号１．
」の計数結果の合計値を参照値として設定してあり、加
算器１５の加算結果を入力し、両者を比較して加算結果
が参照値よりも小さい場合に＠Ｈ″レベルの信号ｌを出
力する。　１７はラッチ回路であり、基本クロックカウ
ンタ回路１２がラッチ信号ｋを出力するタイミングに合
わせて比較器１６の出力信号ｌをラッチする。ＯＲ回路
１８は、インバータ１９で反転して得られた信号ｍまた
はラッチ回路１７の出力信号ｎのいずれかがＨ”レベル
となった場合に、クロック断検出信号ｐを出力する。な
お、本実施例ではクロック信号りを基本クロック信号と
して設定したがクロック信号ｉ＋Ｊのいずれかを基本ク
ロック信号としてもよい。

以上のように構成されたクロック断検出回路の動作につ
いて説明する。

まず、基本クロック信号り及びクロック信号ｌ。

Ｊが正常に入力されている場合について述べる。

基本クロックカウンタ１２は、基本クロック信号りを計
数し、計数値が一定値に達するごとにラッチ信号ｋを出
力する。すなわち、ラッチ信号には一定時間ごとに発生
する。一方、カウンタ回路１３、１４はそれぞれクロッ
ク信号１．」を計数するが、カウンタ回路１３．１４は
ラッチ信号ｋによってリセットされるため、カウンタ回
路１３．１４はラッチ信号ｋが発生する一定時間内にお
けるクロック信号”＋３のパルス数を計数していること
になる。上記一定時間内に計数されたクロック信号ｌ。

ｊのパルス信号は加算器１５で加算されて、この加算値
が比較器１６に取込まれる。比較器１６には正常状態で
のクロックパルスの合計値が参照値としてあらかじめ設
定されており、比較器１６に取込まれた加算値は参照値
と同等以上の値となるので比較器１６から出力される信
号ｌは″Ｌ″レベルとなる。信号ｌはラッチ回路１７を
通じてＯＲ回路１８に入力される一方、基本クロック信
号りが正常なので単安定回路１１の出力は“Ｈ”レベル
であり、その結果、信号ｍは＠Ｌ”レベルとなるので、
クロック断検出信号ｐは出力されない。

一方、クロック信号１又は」のうち少なくとも１つでも
断となった場合、計数カウンタ回路１３又は１４は計数
を停止するので、前記一定時間内に計数されるクロック
パルスの合計値は参照値よりも小さくなる。その結果、
比較器１６から出力される信号ｌは″′Ｈ″レベルとな
る。この″Ｈ″レベルの信号ｌはラッチ回路１７を通じ
て信号ｎとしてＯＲ回路１８に取込まれる。　そして、
信号ｎが”Ｈ”レベルであることからＯＲ回路１８はク
ロック断検出信号ｐを出力する。

また、クロック信号りが断となった場合には単安定回路
１１がクロック断を検出し、Ｌ”レベルの信号をインバ
ータ１９へ送る。そして、インバータ１９は入力した信
号を反転して信号ｍを１Ｈ”レベルとし、これをＯＲ回
路１８へ送る。　この結果、ＯＲ回路１８はクロック断
検出信号ｐを出力する。

なお、本実施例ではクロック信号が基本クロック信号を
除いて２個の場合を例にしたが、かならずしもこれに限
定されるものではなく、３個以上の場合であってもよい
。また、基本クロック信号を除いてクロック信号が１個
であってもよい。この場合、比較器１６に取込まれる信
号は１個のクロック信号であるので加算器を省いてもよ
い。

発明の効果 本発明は上記実施例より明らかなように、一つの単安定
回路と論理回路のみで構成してクロック断を検出するた
め、回路を大幅に集積化でき回路の小型化を図れるとい
う効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のクロック断検出回路を示す
概略ブロック図、第２図は従来のクロック断検出回路の
一例を示すブロック図である。 １１・・・単安定回路、１２・・・基本クロックカウン
タ、１３、１４・・・カウンタ回路、１５・・・加算器
、　１６・・・比較器、１７・・・ラッチ回路、１８・
・・ＯＲ回路、　１９・・。 インバータ。

Claims (1)

【特許請求の範囲】
1. ２以上のクロック信号のうち任意の１つのクロック信号
   を基本クロック信号とし、前記基本クロック信号のクロ
   ック断を検出する１つの単安定回路と、前記基本クロッ
   ク信号を計数し、かつ、この計数値があらかじめ設定し
   ておいた基準値に達した場合にパルス信号を出力する基
   本クロックカウンタ回路と、他のクロック信号毎に設け
   られ、かつ、クロック数を計数し、前記基本クロックカ
   ウンタ回路の出力信号によりリセットされるカウンタ回
   路と、これらカウンタ回路の計数値を加算する加算回路
   と、この加算回路の出力信号をあらかじめ設定しておい
   た参照値と比較する比較回路と、前記パルス信号の出力
   タイミングにあわせて前記比較回路の出力をラッチする
   ラッチ回路とを備えたことを特徴とするクロック断検出
   回路。