JPH03216046A - ディジタル回線終端制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回線終端制御装置に関し、特に入力
周波数に対応して系を選択する系選択信号を検出して制
御を行うディジタル回線終端制御装置に関する。

〔従来の技術〕

従来、この種のディジタル回線終端制御装置は、単安定
マルチバイブレー夕に系を設定する周波数に応じた時定
数をもたせて順次検出出力とする構成を有していた。従
来例は第３図に示す様に、終端すべき系の系選択制御装
置が検出回路９０のように構成され、モノマルチ回路９
１．９２、抵抗９３．９４及びコンデンサ９５．９６で
形成されている。モノマルチ回路９１は第１の系を示す
入力周波数ｆ．及び第２の系を示す入力周波数ｆ２のパ
ルス波形を端子ＩＮから入力し、抵抗９３及びコンデン
サ９５による時定数Ｔ１により端子ＯＵＴから後述する
第４図（ａ），（ｂ）の波形Ｑ３を出力する。モノマル
チ回路９２はこの波形Ｑ３を端子ＩＮから入力し、抵抗
９４及びコンデンサ９６による時定数Ｔ２により端子Ｏ
　Ｕ　Ｔから第４図（ａ），（ｂ）の波形Ｑ４を出力す
る。ここで、周波数ｆ．，ｆ２及び時定数”ｆ’ｌ，Ｔ
２の関係は次のように設定する。

ｆ，）ｆ２、 １　／　ｆ　１＜　Ｔ　Ｉ　＜　１　／　ｆ　２　＜　
Ｔ　２時定数回路は電圧ＶＣＣからそれぞれ抵抗９３，
９４一接続点一コンデンサ９５．９６一地気の径路から
なる２つの直列回路における各接続点をモノマルチ回路
の端子Ｒ／Ｃに接続して形成する。

次に第４図及び第３図により波形Ｑ３，Ｑ４について説
明する。第４図は入力周波数ｆ１　・ｆ２の各出力波形
Ｑ３．Ｑ４を示す波形図である。第４図（ａ）に示す様
に、入力周波数ｆ，のときには１／ｆ，＜Ｔｌの条件に
よりコンデンサ９５が未放電状態であり、モノマルチ回
路９１の出力波形Ｑ３は゛Ｈ　”レベルを継続する。モ
ノマルチ回路９２は入力が波形Ｑ３の直流レベルとなる
ため、出力波形Ｑ４は゛Ｌ″レベルになる。第４図（ｂ
）に示す様に、入力周波数ｆ２のときには、１／ｆ２　
＞Ｔｌの条件によりコンデンサ９５が充放電を繰返し、
モノマルチ回路９１の出力波形Ｑ，はバルスを形成する
。モノマルチ回路９２は波形Ｑ３が入力周波数ｆ２と一
致するので１／ｆ２＜Ｔ２の条件により出力波形Ｑ４を
“Ｈ”レベルの直流レベルにする。従って、出力波形Ｑ
４が“Ｌ　”レベルでは、入力周波数ｆ１の第１の系を
、出力波形Ｑ４が“Ｈ　”レベルでは、入力周波数ｆ２
の第２の系を示すことになる。

〔発明が解決しようとする課題〕

上述した従来のディジタル回線終端制御装置は、囃安定
マルチバイブレー夕を用いており、外部にコンデンサと
抵抗を使用しているので、ＬＳＩ化に適さない欠点があ
る。また、素子のバラツキ、経年変化等により系選択が
不安定になる欠点もある。さらに、単安定マルチバイブ
レー夕の一方が障害で出力断になったとき一方のみが選
択されるという問題点がある。

〔課題を解決するための手段〕

本発明のディジタル回線終端制御装置は第１及び第２の
周波数の信号を選択するディジタル回線終端制御装置に
おいて、前記第１及び第２の周波数の信号が入力され、
さらに前記第１及び第２の周波数の中間領域にある第３
の周波数の信号を比較のためのクロック信号として、計
数パルスを出力する第１の検出回路と、この第１の検出
回路の出力をリセット入力とし、前記第１及び第２の周
波数より低い第４の周波数の信号を比較のためのクロッ
ク信号として選択信号を出力する第２の検出回路とを有
する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路横成図である。第
１図の実施例は、検出回路１０．２０及び論理和回路３
０で構成される。検出回路１０．２０は同一回路であり
、その回路構成はカウンタ１１．１２及びインバータ１
３．１４を有し、インバータ１３．１４はカウンタ１１
．１２の出力端子Ｑ及びイネーブル端子Ｅにそれぞれの
入出力端子を接続ずる。カウンタ１１のリセット端子Ｒ
　Ｓ　’Ｔ’には入力周波数ｆ１およびｆ２の信号が接
続され、クロック端子ｃｋには、周波数ｆ，の信号が接
続される。カウンタ１２のリセット端子ＲＳＴには、イ
ンバータ１３の出力が接続され、夕ロック端子ｃｋには
周波数ｆ４の信号が接続される，カウンタ１１，１２の
出力端子Ｑでは、波形Ｑ＋およびＱ２が出力される。こ
こで周波数の関係は次の様に設定される。

ｆ＋　＞ｆ，＞ｆ２＞ｆ４ 第２図は第１図の実施例の要部の波形図である。

第２図（ａ＞に示す様に、カウンタ１１はリセット端子
ＲＳＴに周波数ｆ，の信号が入力したとき、クロック端
子ｃｋに入力する周波数ｆ３の信号と比較し、ｆ＋＞ｆ
ｓの条件により周波数ｆ，の計数歩進前にリセット端子
ＲＳＴに入力があるので、出力波形Ｑ１は“Ｌ”レベル
に固定される。カウンタ１２は、インバータ１３を介し
た波形Ｑ、すなわち゛Ｈ″レベルをリセット端子ＲＳＴ
に連続受信する。したがって、カウンタにはクロック端
子ｃｋへの周波数ｆ４の信号の最初のパルスで計数歩進
し、出力波形Ｑ２を゜“Ｈ″′レベルにしたままの状態
で停止する。一方、第２図（ｂ）に示す様に、カウンタ
１１がリセット端子ＲＳＴに周波数ｆ２の信号を受信し
たとき、クロック端子ｃｋに入力する周波数ｆ３の信号
と比較し、ｆ　ｇ　＞　ｆ　２の条件により入力周波数
ｆ２の信号と同一の周期のパルスとして波形Ｑ１を出力
する。カウンタ１２はリセット端子ＲＳＴに周波数ｆ２
の波形Ｑ＋を入力し、クロック端子ｃｋに周波数ｆ４の
信号を入力することになるので、ｆ２〉ｆ４の条件から
出力端子ＱにはレベルＬの直流波形Ｑ２を出力する。す
なわち、第１の系の周波数ｆ１の入力では出力波形Ｑ２
が“Ｈ゜′レベル、第２の系の周波数ｆ２の入力では、
出力波形Ｑ２が゜“Ｌ　”レベルとなるので、系選択が
可能である。検出回路１０．２０の出力を入力とする論
理和回路３０はいずれか一方が障害切断になっても“Ｈ
　”レベルになる１つの系を優先して選択する。

〔発明の効果〕

以上説明した様に本発明はすべてＬＳＩ化が可能なカウ
ンタ、インバータ、論理回路から構成されているので、
系選択信号をディジタル化して従来例の単安定マルチバ
イブレー夕の素子バラツキ、経年変化等により時定数の
設定を広範囲に設定しなければならなかった欠点を解決
できる。また、本発明は、２系統から入力する系選択信
号の検出結果を論理和回路を通して出力しているので、
検出回路の一方が障害でも選択信号を出力することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の要部の波形図、第３図は従来例のブロック図、
第４図は第３図の従来例の波形図である。 １０．２０・・・検出回路、１１．１２・・・カウンタ
、１３．１４・・・インバータ、３０・・・論埋和回路
。

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２の周波数の信号を選択するディジタル
   回線終端制御装置において、前記第１及び第２の周波数
   の信号が入力され、さらに前記第１及び第２の周波数の
   中間領域にある第３の周波数の信号を比較のためのクロ
   ック信号として、計数パルスを出力する第１の検出回路
   と、この第１の検出回路の出力をリセット入力とし、前
   記第１及び第２の周波数より低い第４の周波数の信号を
   比較のためのクロック信号として選択信号を出力する第
   ２の検出回路とを有することを特徴とするディジタル回
   線終端制御装置。 ２、前記第１および第２の検出回路と、この第１および
   第２の検出回路の各出力信号を入力し論理和信号を出力
   する回路を有すること特徴とする請求項１記載のディジ
   タル回線終端制御装置。