JPH03258055A - 系選択制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル化された入力周波数に対応して系
を選択する系選択制御回路、特に系毎に系選択信号を検
出し、その結果により、全体的な系選択を行う系選択制
御回路に関する。

〔従来の技術〕

従来、この種の系選択制御回路は、単安定マルチバイブ
レータに系を設定する周波数に応じた時定数をもたせて
順次検出出力する槽底を有していた。

これについて第３図を参照して説明する。

第３図は従来の一例を示すブロック構成図である。

第３図に示すように、系選択制御回路は検出回路９０で
構成され、検出回路９０はモノマルチ回路９１・９２、
抵抗Ｒ９３・Ｒ９４およびコンデンサＣ９５・Ｃ９６を
有する。モノマルチ回路９１は１系と示す入力周波数ｆ
、および２系を示す入力周波数ｆ２のパルス波形を端子
ＩＮから入力し、抵抗Ｒ９３およびコンデンサ９５によ
る時定数τ１　　（＝１／Ｒ９３・Ｃ９５）により端子
ＯＵＴから波形Ｑ３を出力する。モノマルチ回路９２は
波形Ｑ３を端子ＩＮから入力し、抵抗Ｒ９４およびコン
デンサ９６による時定数τ２（＝１／Ｒ９４・Ｃ９６）
により端子ＯＵＴがら波形Ｑ４を出力する。

周波数ｆエ　・ｆ２および時定数τ１・τ２の関係は次
のように設定する。

時定数回路は電圧Ｖｃｃ−抵抗Ｒ抵抗ノーコンデンサ気
の直列回路の中央をモノマルチ回路の端子Ｒ／Ｃに接続
して形成する。

次に第４図に第３図を併せ参照して波形Ｑ３・Ｑ４につ
いて説明する。

第４図は入力周波数ｆ】　・ｆ２それぞれの場合の出力
波形Ｑ３・Ｑ４の一例を示す波形図である。

第４図（Ａ）に示すように、入力周波数ｆ１のが未放電
状態であり、モノマルチ回路９１の出力波形Ｑ３はレベ
ルＨを継続する。モノマルチ回路９２は入力が波形Ｑ３
の直流レベルとなるため、出力波形Ｑ４はＬレベルにな
る。

第４図（Ｂ）に示すように、入力周波数ｆ２の５が充放
電を繰返し、モノマルチ回路９１の出力波形Ｑ３はパル
スを形成する。モノマルチ回路９２は、波形Ｑ３が入力
周波数ｆ２と一致するのでＨの直流レベルにする。

従って、出力波形Ｑ４がレベルＬでは入力周波数ｆ１の
１系、出力波形Ｑ４がレベルＨでは入力周波数ｆ２の２
系を示すことになる。

〔発明が解決しようとする課題〕

上述した従来の系選択制御回路は、単安定マルチバイブ
レータを用いており、外部にコンデンサと抵抗が必要で
あり、ＬＳＩ化に向かない、また、素子のバラツキ、経
年変化等が考えられ、周波数の系選択が不安定になるた
め時定数の設定を広範囲に設定する必要があるという欠
点があると共に、単安定マルチバイブレータの一方が障
害で出力断になったとき三者の一方が限定選択されると
いう問題点があった。

本発明の目的は、上記欠点を解消する系選択制御回路を
提供することにある。

〔課題を解決するための手段〕

本発明による系選択制御回路の基本構成は、第１および
第２の周波数を入力周波数、第３の周波数を前記第１お
よび第２の周波数の中間領域にある比較周波数、また第
４の周波数を前記第１および第２の周波数より低い周波
数をもつ比較周波数とするとき、入力周波数に対応して
系を選択する系選択制御回路において、前記入力周波数
をリセット（Ｒ８Ｔ）入力、前記第３の周波数による比
較周波数をクロック（ＣＫ）入力として計数パルスを出
力する第１のカウンタと、この第１のカウンタの出力を
リセット入力、前記第４の周波数による比較周波数をク
ロック入力として系選択信号を出力する第２のカウンタ
とで形成する検出回路を有することである。

また、基本回路の一つの応用は、二つの前記検出回路と
、これら検出回路の出力を入力とする論理和回路とを有
することである。

〔作用〕

上記手段による系選択制御回路は、基本構成において、
第１の周波数が入力したときレベルＨが出力し、第２の
周波数が入力したときレベルＬが出力する。

一つの応用回路は二つの検出回路の一方が機能を停止し
ても出力レベルＨの系を優先して出力できる。

〔実施例〕

次に、本発明の系選択制御回路について図面を参照して
説明する。

第１図は本発明の一実施例を示す回路構成図である。

第１図において、系選択制御回路は二つの検出回路１０
・２０および論理和回路３０で構成される。

検出回路１０・２０のそれぞれはカウンタ１１・１２お
よびインバータ１３・１４を有し、インバータ１３・１
４のそれぞれはカウンタ１１・１２それぞれの出力端子
Ｑおよびイネーブル端子Ｅに入出力端子を接続する。カ
ウンタ１１のリセット端子Ｒ８Ｔには入力周波数ｆｌ　
−ｆ２が接続され、クロック端子ＣＫに周波数ｆ、が接
続される。カウンタ１２のリセット端子Ｒ８Ｔにはイン
バータ１３の出力が接続され、タロツク端子ＣＫには周
波数ｆ４が接続される。カウンタ１１・１２それぞれの
出力端子Ｑでは、波形Ｑ１　・Ｑ２のそれぞれが出力さ
れる。

周波数の関係は次のように設定される。

ｆ　１＞　ｆ　ｓ　＞　ｆ　ｚ　＞　ｆ　４系２図は第
１図における主要部の波形の一例を示す波形図である。

第２図に第１図を併せ参照して第１図の動作を説明する
。

第２図（Ａ＞に示すように、カウンタ１１はリセット端
子Ｒ３Ｔに周波数ｆ、が入力したとき、クロック端子Ｃ
Ｋに入力する周波数ｆＳと比較し、ｆｌ＞ｆ３の条件に
より周波数ｆ３の計数歩進前にリセット端子ＲＳＴに入
力があるので、出力波形Ｑ１はレベルＬに固定される。

カウンタ１２は、インバータ１３を介した波形Ｑ１、す
なわちレベルＨをリセット端子Ｒ３Ｔに連続受信する。

従って、カウンタ１２はクロック端子ＣＫへの周波数ｆ
４の最初のパルスで計数歩進し出力波形Ｑ２をレベルＨ
にしたままの状態で停止する。

一方、第２図（Ｂ）に示すように、カウンタ１１がリセ
ット端子Ｒ３Ｔに周波数ｆ２を受信したとき、クロック
端子ＣＫに入力する周波数ｆ３と比較し、ｆ　ｓ　＞　
ｆ　２の条件により入力周波数ｆ２と同一の周期のパル
スとして波形Ｑｌを出力する。カウンタ１２はリセット
端子Ｒ３Ｔに周波数ｆ２の波形Ｑ１を入力し、クロック
端子ＣＫに周波数ｆ４を入力することになるので、ｆ２
＞ｆ４の条件から出力端子ＱにはレベルＬの直流波形Ｑ
２を出力する。

すなわち、１系の周波数ｆ□の入力では出力波形Ｑ２が
レベル材１２系の周波数ｆ２の入力では出力波形Ｑ２が
レベルＬとなるので、系選択が可能である。

第１図に示す検出回路１０・２０は両者共に同一回路を
有する。二つの検出回路１０・２０の出力を入力とする
論理和回路３０は何れか一方が障害切断になっても、レ
ベルＨになる１系を優先する。

〔発明の効果〕

以上説明したように本発明は系選択信号をディジタル化
してリセット入力とするカウンタ回路を用いて従来まで
の単安定マルチバイブレータの素子バラツキ、経年変化
等により時定数の設定を広範囲に設定しなければならな
かった短所をなくせる効果がある。また、本発明の一手
段は、２系統から入力する系選択信号の検出の結果の一
方をとる論理和回路を有することにより、入力断時の対
策効果がある。

【図面の簡単な説明】

第１図は本発明の系選択制御回路の一実施例を示すブロ
ック接続図、第２図は第１図の主要部での波形の一例を
示す波形図、第３図は従来の一例を示すブロック接続図
、第４図は第３図の主要部の波形の一例を示す波形図で
ある。 １０．２０・・・検出回路、１１．１２・・・カウンタ
、１３．１４・・・インバータ、３０・・・論理和回路
。

Claims (1)

1. 【特許請求の範囲】 １、第１および第２の周波数を入力周波数、第３の周波
   数を前記第１および第２の周波数の中間領域にある比較
   周波数、また第４の周波数を前記第１および第２の周波
   数より低い周波数をもつ比較周波数とするとき、入力周
   波数に対応して系を選択する系選択制御回路において、
   前記入力周波数をリセット（ＲＳＴ）入力、前記第３の
   周波数による比較周波数をクロック（ＣＫ）入力として
   計数パルスを出力する第１のカウンタと、この第１のカ
   ウンタの出力をリセット入力、前記第４の周波数による
   比較周波数をクロック入力として系選択信号を出力する
   第２のカウンタとで形成する検出回路を有することを特
   徴とする系選択制御回路。 ２、二つの前記検出回路と、これら検出回路の出力を入
   力とする論理和回路とを有することを特徴とする請求項
   １記載の系選択制御回路。