JPH0789347B2 - バス優先順位決定回路 - Google Patents
バス優先順位決定回路Info
- Publication number
- JPH0789347B2 JPH0789347B2 JP61221010A JP22101086A JPH0789347B2 JP H0789347 B2 JPH0789347 B2 JP H0789347B2 JP 61221010 A JP61221010 A JP 61221010A JP 22101086 A JP22101086 A JP 22101086A JP H0789347 B2 JPH0789347 B2 JP H0789347B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- master
- request
- control signal
- priority
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 発明の効果 〔概 要〕 共通バス上におけるバス優先順位決定回路において，全
バスマスター内にバス制御信号設定盤を設け，自分より
上位のバスマスターのバスリクエスト信号をパラレルに
このバス制御信号設定盤に入力すると共に，バスグラン
ト信号を内部で検知し，優先順位決定の高速化を図ると
共に，バス上の制御信号の低減を可能とする。
バスマスター内にバス制御信号設定盤を設け，自分より
上位のバスマスターのバスリクエスト信号をパラレルに
このバス制御信号設定盤に入力すると共に，バスグラン
ト信号を内部で検知し，優先順位決定の高速化を図ると
共に，バス上の制御信号の低減を可能とする。
この発明は，バス優先順位決定回路に係り，特に共通バ
ス上において，多数のバスマスターが同時にメモリ又は
I/Oにアクセスした時の夫々のバスマスターのバスへの
優先順位を決定するバス優先順位決定回路に関する。
ス上において，多数のバスマスターが同時にメモリ又は
I/Oにアクセスした時の夫々のバスマスターのバスへの
優先順位を決定するバス優先順位決定回路に関する。
共通バス上において，多数のバスマスターが接続されて
いるとき，同時に多数のバスマスターからバスを介して
メモリへのアクセス又はI/Oアクセスがあると，このバ
スマスターの優先順位を決めてやる必要がある。
いるとき，同時に多数のバスマスターからバスを介して
メモリへのアクセス又はI/Oアクセスがあると，このバ
スマスターの優先順位を決めてやる必要がある。
第３図，第４図は，従来の優先順位決定方式の例であ
り，第３図は，シリアル計優先順位決定方式を、第４図
は，パラレル形優先順位決定方式をそれぞれ示す。
り，第３図は，シリアル計優先順位決定方式を、第４図
は，パラレル形優先順位決定方式をそれぞれ示す。
第３図において,1,2,3〜ｎはそれぞれパラレルマスター
であり,n個のバスマスター（以下マスターという）が接
続されていることを示している。各マスターは，バスリ
クエスト信号（以下BSRQと略す）とバスグラント信号
（以下BGNTと略記する）をもち，前段のマスターのBSRQ
と次段のマスターのBGNTが接続される。各マスターに
は，バスクロツク（以下BCLKと略記する）が入力されて
おり，これにより制御タイミングがとられる。また，各
マスターから，現在の使用状態を知らせるBUSY信号が出
され，各マスターに入力されている。
であり,n個のバスマスター（以下マスターという）が接
続されていることを示している。各マスターは，バスリ
クエスト信号（以下BSRQと略す）とバスグラント信号
（以下BGNTと略記する）をもち，前段のマスターのBSRQ
と次段のマスターのBGNTが接続される。各マスターに
は，バスクロツク（以下BCLKと略記する）が入力されて
おり，これにより制御タイミングがとられる。また，各
マスターから，現在の使用状態を知らせるBUSY信号が出
され，各マスターに入力されている。
このシリアル形優先順位決定方式では，マスターは左側
から，即ち，マスター1,マスター2,…マスターｎの純に
優先順位が決められている。バスクロツク毎に上位のマ
スター１から下位のマスターｎ方向にBSRQが出され，こ
れが下位のマスターのBGNT信号として入力される。例え
ば，マスター１のBSRQがマスターｎのBGNT信号として入
力され，マスターの優先順位に従つて，バス使用が判定
され，それに従つて，バス使用が許可されたマスターか
らBUSY信号が出され，他のバスの使用を禁止する。この
シリアル形優先順位決定方式によれば，少ない信号線で
バス使用順位を決定することができる。
から，即ち，マスター1,マスター2,…マスターｎの純に
優先順位が決められている。バスクロツク毎に上位のマ
スター１から下位のマスターｎ方向にBSRQが出され，こ
れが下位のマスターのBGNT信号として入力される。例え
ば，マスター１のBSRQがマスターｎのBGNT信号として入
力され，マスターの優先順位に従つて，バス使用が判定
され，それに従つて，バス使用が許可されたマスターか
らBUSY信号が出され，他のバスの使用を禁止する。この
シリアル形優先順位決定方式によれば，少ない信号線で
バス使用順位を決定することができる。
第４図は，もう１つの従来例であるパラレル形優先順位
決定方式である。図中,1,2,3,…ｎは，マスターであ
り，第３図の場合同様ｎ個のマスターが接続されている
ことを示す。41はブライオリテイ・エンコーダ,42はデ
コーダであり，各マスター１〜ｎのBSRQ信号をプライオ
リテイ・エンコーダ41に入力し，そこで決定されたプラ
イオリテイを，デコーダ42でデコード後BGNTとして各マ
スターへ返す。この時，同時にバスを要求したマスター
中最優先のマスターにのみBGNTが返され，バスの支配権
を持つ。制御タイミングは,BCLKにて行なわれるのは，
シリアル形の場合と同様である。また，バス支配権をも
つマスターからはBUSY信号が出されてバスが現在使用中
であり，他のマスター使用が不可であることが示され
る。
決定方式である。図中,1,2,3,…ｎは，マスターであ
り，第３図の場合同様ｎ個のマスターが接続されている
ことを示す。41はブライオリテイ・エンコーダ,42はデ
コーダであり，各マスター１〜ｎのBSRQ信号をプライオ
リテイ・エンコーダ41に入力し，そこで決定されたプラ
イオリテイを，デコーダ42でデコード後BGNTとして各マ
スターへ返す。この時，同時にバスを要求したマスター
中最優先のマスターにのみBGNTが返され，バスの支配権
を持つ。制御タイミングは,BCLKにて行なわれるのは，
シリアル形の場合と同様である。また，バス支配権をも
つマスターからはBUSY信号が出されてバスが現在使用中
であり，他のマスター使用が不可であることが示され
る。
第３図に示す従来のシリアル形優先寸位決定方式の場
合，マスター１のBSRQが，マスターｎのBGNT信号として
入力され決定されるまでの時間がバス優先順位決定まで
の最大遅延時間であり,BCLKの周期を決定する。今，マ
スター数ｎ個,1マスター当りの遅延時間td1とすると，
最大遅延時間Tdi＝ｎ・td1となる。これから明らかなよ
うに，シリアル形優先順位決定方式では，マスター数に
遅延時間が比例する為，マスター数の増大と共に優先順
位決定の高速化ができなくなるという問題点がある。
合，マスター１のBSRQが，マスターｎのBGNT信号として
入力され決定されるまでの時間がバス優先順位決定まで
の最大遅延時間であり,BCLKの周期を決定する。今，マ
スター数ｎ個,1マスター当りの遅延時間td1とすると，
最大遅延時間Tdi＝ｎ・td1となる。これから明らかなよ
うに，シリアル形優先順位決定方式では，マスター数に
遅延時間が比例する為，マスター数の増大と共に優先順
位決定の高速化ができなくなるという問題点がある。
また，第４図に示すパラレル優先順位決定方式の場合，
バス優先順位決定までの時間は，各マスターのBSRQがプ
ライオリティ・エンコーダ41,デコーダ42を通り，各マ
スターにBGNTとして入力されるまでの時間で決定され， 最大遅延時間Td2＝td1＋td2（エンコーダ遅延） ＋td3（デコーダ遅延） であり，これがBCLKの周期を決定する。このTd2は，マ
スター数に関係なく一定であり，マスター数を増加した
ときにも高速化が可能であるという長所があるが，マス
ター数ｎ個において，制御信号数は,2n本（各BSRQ,各GR
NTがｎ組）となり，制御信号数が増大し，逆に，バス上
の足の制御信号本数が不足してマスター数に制限を受け
るという問題点がある。
バス優先順位決定までの時間は，各マスターのBSRQがプ
ライオリティ・エンコーダ41,デコーダ42を通り，各マ
スターにBGNTとして入力されるまでの時間で決定され， 最大遅延時間Td2＝td1＋td2（エンコーダ遅延） ＋td3（デコーダ遅延） であり，これがBCLKの周期を決定する。このTd2は，マ
スター数に関係なく一定であり，マスター数を増加した
ときにも高速化が可能であるという長所があるが，マス
ター数ｎ個において，制御信号数は,2n本（各BSRQ,各GR
NTがｎ組）となり，制御信号数が増大し，逆に，バス上
の足の制御信号本数が不足してマスター数に制限を受け
るという問題点がある。
また，両方式とも，バスの優先順位が予め決定されて装
置上に構成されるが，新規にマスターを追加した時，又
はバス上の配線を変更した時，或いはマスターを入れ替
え無しに，マスター内で自由に優先順位の変更ができな
いという問題点がある。
置上に構成されるが，新規にマスターを追加した時，又
はバス上の配線を変更した時，或いはマスターを入れ替
え無しに，マスター内で自由に優先順位の変更ができな
いという問題点がある。
なお，シリアル方式の場合，マスターの入れ替えにより
優先順位の変更ができるが，それは，そのマスターを含
む機能ボード内の他のバス,I/O等への接続に影響を与え
ないことが条件であり，実際には，入れ替えにより物理
的，電気的条件が満足できない場合が多い。
優先順位の変更ができるが，それは，そのマスターを含
む機能ボード内の他のバス,I/O等への接続に影響を与え
ないことが条件であり，実際には，入れ替えにより物理
的，電気的条件が満足できない場合が多い。
本発明は，このような点に鑑みてなされたものであり，
優先順位決定に要する時間が短かく，必要なバス制御信
号本数も少なく，かつ優先順位の設定変更が，バス配線
又はマスターの入替無しに容易に行うことができるバス
優先順位決定回路を提供することを目的とする。
優先順位決定に要する時間が短かく，必要なバス制御信
号本数も少なく，かつ優先順位の設定変更が，バス配線
又はマスターの入替無しに容易に行うことができるバス
優先順位決定回路を提供することを目的とする。
第１図は，この発明の原理ブロツク図である。
図において、10−1,10−2,〜10−ｎは，それぞれバスリ
クエスト制御回路１〜ｎを含むマスターであり，この外
にそれぞれ，バス制御信号設定装置11は有している。各
バス制御信号設定装置11内には各マスターの優先順位を
設定するバス制御信号設定盤12が設けられており，各マ
スターからのBSRQ信号を受け，優先順位を決定する。最
優先のマスターには，自マスター内のバス制御信号設定
装置11からBGNT信号が返され，このマスターがバスの支
配権をもつことになる。バスが使用中であるときは,BUS
Y信号が出されるので，このときのバスの使用は禁止さ
れる。
クエスト制御回路１〜ｎを含むマスターであり，この外
にそれぞれ，バス制御信号設定装置11は有している。各
バス制御信号設定装置11内には各マスターの優先順位を
設定するバス制御信号設定盤12が設けられており，各マ
スターからのBSRQ信号を受け，優先順位を決定する。最
優先のマスターには，自マスター内のバス制御信号設定
装置11からBGNT信号が返され，このマスターがバスの支
配権をもつことになる。バスが使用中であるときは,BUS
Y信号が出されるので，このときのバスの使用は禁止さ
れる。
マスターの優先順位は，バス制御信号の設定盤12によつ
て決定され，その変更は，このバス制御信号設定盤12で
の設定を変更するのみで可能である。
て決定され，その変更は，このバス制御信号設定盤12で
の設定を変更するのみで可能である。
各マスター１〜ｎへのBGNT信号は，自バスマスター内の
バス優先順位設定装置から返されるため，バス上の制御
信号はBSRQのみとなりパラレル方式の1/2となる。
バス優先順位設定装置から返されるため，バス上の制御
信号はBSRQのみとなりパラレル方式の1/2となる。
また，バスの遅延時間は，マスター１段分であり，従来
のシリアル方式の1/nとなり大幅に短縮できる。
のシリアル方式の1/nとなり大幅に短縮できる。
第２図は，この発明の一実施例である。第２図におい
て，第１図と同じ部材には，同じ番号が付与されてい
る。
て，第１図と同じ部材には，同じ番号が付与されてい
る。
マスター10−１〜10−ｎはそれぞれバスリクエスト制御
回路１〜ｎおよびバス制御信号設定盤12を含み,2つのア
ンドゲート22,23及び１つのインバータ24より成るバス
制御信号設定装置を有している。アンドゲート23は自分
より高位のマスターのバス使用要求信号であるバスリク
エスト（BSRQ）信号及びバス使用中を示すバスビジイ
（BUSY）信号を検出するための高位バスリクエスト・バ
スビジイ検知ゲート（以下23を高位バスリクエスト・バ
スビジイ検知ゲートという）であり，その入力には，後
で詳述するバス制御信号設定盤12の出力およびBUSY信号
が入力されている。
回路１〜ｎおよびバス制御信号設定盤12を含み,2つのア
ンドゲート22,23及び１つのインバータ24より成るバス
制御信号設定装置を有している。アンドゲート23は自分
より高位のマスターのバス使用要求信号であるバスリク
エスト（BSRQ）信号及びバス使用中を示すバスビジイ
（BUSY）信号を検出するための高位バスリクエスト・バ
スビジイ検知ゲート（以下23を高位バスリクエスト・バ
スビジイ検知ゲートという）であり，その入力には，後
で詳述するバス制御信号設定盤12の出力およびBUSY信号
が入力されている。
バス制御信号設定盤12は，図示するように，（ｎ−１）
組の２列に並んだ端子列a1〜an-1,b1〜bn-1をもつボー
ドであり，一方の端子a1〜an-1は，それぞれ他のバスマ
スター101〜10n-1の対応するバス制御信号設定盤12の端
子a1〜an-1に並列接続されている。他方の端子b1〜bn-1
は前述のとおり高位バスリクエスト・バスビジイ検知ゲ
ート23に接続されている。第１優先のバスマスター10−
１のバス制御信号設定盤12では，高位バスリクエスト・
バスビジイ検知ゲート23制御の端子b1〜bn-1は，全て
「Ｈ」のレベルとされ，また，バスリクエスト制御回路
１からのバスリクエスト信号BSRQをインバータ24を介し
て＊BSRQとして一番上の端子a1に接続している。（この
端子の信号をマスター１のバス送出バスリクエスト信号
＊BSRQ1とする。）これにより各バスマスターのBSRQは
並列に接続されることとなる。
組の２列に並んだ端子列a1〜an-1,b1〜bn-1をもつボー
ドであり，一方の端子a1〜an-1は，それぞれ他のバスマ
スター101〜10n-1の対応するバス制御信号設定盤12の端
子a1〜an-1に並列接続されている。他方の端子b1〜bn-1
は前述のとおり高位バスリクエスト・バスビジイ検知ゲ
ート23に接続されている。第１優先のバスマスター10−
１のバス制御信号設定盤12では，高位バスリクエスト・
バスビジイ検知ゲート23制御の端子b1〜bn-1は，全て
「Ｈ」のレベルとされ，また，バスリクエスト制御回路
１からのバスリクエスト信号BSRQをインバータ24を介し
て＊BSRQとして一番上の端子a1に接続している。（この
端子の信号をマスター１のバス送出バスリクエスト信号
＊BSRQ1とする。）これにより各バスマスターのBSRQは
並列に接続されることとなる。
第２優先のバスマスター10−２のバス制御信号設定盤12
では，図示のとおり，今度はインバータ24の出力を二番
目の端子a2に接続し，端子a1を端子b1に接続し，端子b1
を除いた端子b2〜bn-1に「Ｈ」レベルを印加しておく。
では，図示のとおり，今度はインバータ24の出力を二番
目の端子a2に接続し，端子a1を端子b1に接続し，端子b1
を除いた端子b2〜bn-1に「Ｈ」レベルを印加しておく。
以下同様そのマスターの優先順位に従つてバス制御信号
設定盤12がセツトされる。最後の第ｎ番目のバス制御信
号設定盤12では，端子a1〜an-1と端子b1〜bn-1がそれぞ
れ接続されることになる。
設定盤12がセツトされる。最後の第ｎ番目のバス制御信
号設定盤12では，端子a1〜an-1と端子b1〜bn-1がそれぞ
れ接続されることになる。
アンドゲート22は，バスリクエスト制御回路１〜ｎから
のBSRQを一方の入力とし，高位バスリクエスト・バスビ
ジイ検知ゲート23からの出力を他方の入力とするもの
で，バス使用許可がでたかどうかを検知するバスグラン
ト検知ゲート（以下22をバスグラント検知ゲートとい
う）として動作する。
のBSRQを一方の入力とし，高位バスリクエスト・バスビ
ジイ検知ゲート23からの出力を他方の入力とするもの
で，バス使用許可がでたかどうかを検知するバスグラン
ト検知ゲート（以下22をバスグラント検知ゲートとい
う）として動作する。
24はすでに述べたインバータであり，バスグラント検知
ゲート22からの出力を反転して，自己および自己より優
先順位が下位のバス制御信号設定盤12の端子a1〜an-1に
入力させるものである。また、高位のバスグラント検知
ゲート22の出力を各バスリクエスと制御回路１〜ｎ自身
にBGNTとして返している。これはバスリクエスト・バツ
フアとして動作している。
ゲート22からの出力を反転して，自己および自己より優
先順位が下位のバス制御信号設定盤12の端子a1〜an-1に
入力させるものである。また、高位のバスグラント検知
ゲート22の出力を各バスリクエスと制御回路１〜ｎ自身
にBGNTとして返している。これはバスリクエスト・バツ
フアとして動作している。
このように構成されたバス優先順位決定回路の動作は以
下のとおりである。
下のとおりである。
今，バスがどこのマスターによつても使用されていない
とき＊BUSYは「Ｈ」レベルとする。第１優先のバスマス
ター10−１に注目すると，バス制御信号設定盤12の端子
b1〜bn-1は全て「Ｈ」であり，又＊BUSYも「Ｈ」である
から，高位バスリクエスト・バスビジイ検知ゲート23の
出力は「Ｈ」である。従つて，このときバスリクエスト
制御回路１からBSRQが出されると，バスグラント検知ゲ
ート22はオンとなり「Ｈ」を出力する。この「Ｈ」レベ
ルをBGNT信号としてバスリクエスト制御回路１に返し，
これを受けてバスリクエスト制御回路１はバス支配権を
確立し，バスに対し信号の送出等の動作を行う。
とき＊BUSYは「Ｈ」レベルとする。第１優先のバスマス
ター10−１に注目すると，バス制御信号設定盤12の端子
b1〜bn-1は全て「Ｈ」であり，又＊BUSYも「Ｈ」である
から，高位バスリクエスト・バスビジイ検知ゲート23の
出力は「Ｈ」である。従つて，このときバスリクエスト
制御回路１からBSRQが出されると，バスグラント検知ゲ
ート22はオンとなり「Ｈ」を出力する。この「Ｈ」レベ
ルをBGNT信号としてバスリクエスト制御回路１に返し，
これを受けてバスリクエスト制御回路１はバス支配権を
確立し，バスに対し信号の送出等の動作を行う。
バスグラント検知ゲート22の出力は，インバータ24を介
して，バス制御信号設定盤12の端子a1に接続されている
ので，この信号＊BSRQ1が，第２優先以下のバスマスタ
ー10−２以下のバス制御信号設定盤12の端子a1に接続さ
れることになり，従つて，第２優先順位以下のバスマス
ターの高位バスリクエスト・バスビジイ検知ゲート23に
は少くとも１つの「Ｌ」入力があることになり，ゲート
23の出力は「Ｌ」となり，バスグラント検知ゲート22は
「Ｌ」となる。従つて第２優先順位以下のバスリクエス
ト制御回路には「Ｌ」のBGNTが返されることとなり，バ
スの使用が禁止される。また，マスター１〜ｎのうち１
つマスターがバスを占有すると，ゲート23への入力＊BU
SYが「Ｌ」となり，他のマスターがバスにアクセスする
のを防止する。
して，バス制御信号設定盤12の端子a1に接続されている
ので，この信号＊BSRQ1が，第２優先以下のバスマスタ
ー10−２以下のバス制御信号設定盤12の端子a1に接続さ
れることになり，従つて，第２優先順位以下のバスマス
ターの高位バスリクエスト・バスビジイ検知ゲート23に
は少くとも１つの「Ｌ」入力があることになり，ゲート
23の出力は「Ｌ」となり，バスグラント検知ゲート22は
「Ｌ」となる。従つて第２優先順位以下のバスリクエス
ト制御回路には「Ｌ」のBGNTが返されることとなり，バ
スの使用が禁止される。また，マスター１〜ｎのうち１
つマスターがバスを占有すると，ゲート23への入力＊BU
SYが「Ｌ」となり，他のマスターがバスにアクセスする
のを防止する。
第２優先順位のバスマスター10−２が選択されるのは，
結局，第１優先順位のバスマスター10−１からの＊BSRQ
1が入力されていなく，かつ＊BUSYが入力されていない
ときのみとなる。
結局，第１優先順位のバスマスター10−１からの＊BSRQ
1が入力されていなく，かつ＊BUSYが入力されていない
ときのみとなる。
同様に，第３優先順位のマスター３が選択されるのは，
第１優先順位及び第２優先順位のバスマスター10−1,10
−２がそれぞれ共に選択されていなく，かつ＊BUSYがな
いときとなる。
第１優先順位及び第２優先順位のバスマスター10−1,10
−２がそれぞれ共に選択されていなく，かつ＊BUSYがな
いときとなる。
以上のように，バス制御信号設定盤12の端子a1〜an-1と
端子b1〜bn-1の接続状態によって，そのバスマスターの
優先順位が決まるので，逆に，その接続状態を変えるこ
とにより，きわめて容易に，バスマスターの優先順位を
変更できることが明らかである。
端子b1〜bn-1の接続状態によって，そのバスマスターの
優先順位が決まるので，逆に，その接続状態を変えるこ
とにより，きわめて容易に，バスマスターの優先順位を
変更できることが明らかである。
なお，以上に述べた動作は，クロツクBCLKに従つて行な
われることはいうまでもない。
われることはいうまでもない。
以上のように，この発明では，自分より上位のバスリク
エスト信号（BSRQ）をパラレルに各バスマスターに入力
しているので，この信号の遅延時間はマスター１段分で
あり，従来のシリアル方式の1/nとなつてバス優先順位
決定時間の高速化が可能となる。またBGNT信号は，バス
マスター内部で検出するため，バス上の制御信号は,BSR
Qのみとなりバス制御信号の低減ができる。さらに，バ
ス制御信号設定盤の端子の接続を変更するのみで構成素
子を変更することなく，きわめて容易にバス優先順位の
変更が可能であるという、簡単な構成のバス優先順位決
定回路を提供できる。
エスト信号（BSRQ）をパラレルに各バスマスターに入力
しているので，この信号の遅延時間はマスター１段分で
あり，従来のシリアル方式の1/nとなつてバス優先順位
決定時間の高速化が可能となる。またBGNT信号は，バス
マスター内部で検出するため，バス上の制御信号は,BSR
Qのみとなりバス制御信号の低減ができる。さらに，バ
ス制御信号設定盤の端子の接続を変更するのみで構成素
子を変更することなく，きわめて容易にバス優先順位の
変更が可能であるという、簡単な構成のバス優先順位決
定回路を提供できる。
第１図は，この発明の原理を示すブロツク図，第２図
は，この発明の１実施例を示す図，第３図，第４図は，
従来例を示す図である。 １〜ｎ……バスリクエスト制御回路， 10−１〜10−ｎ……バスマスター， 11……バス制御信号設定装置， 12……バス制御信号設定盤， 22……バスグラント検知ゲート， 23……高位バスリクエスト・バスビジイ検知ゲート， 24……インバータ。
は，この発明の１実施例を示す図，第３図，第４図は，
従来例を示す図である。 １〜ｎ……バスリクエスト制御回路， 10−１〜10−ｎ……バスマスター， 11……バス制御信号設定装置， 12……バス制御信号設定盤， 22……バスグラント検知ゲート， 23……高位バスリクエスト・バスビジイ検知ゲート， 24……インバータ。
Claims (1)
- 【請求項１】バス優先順位決定回路において、 各バスマスター内に、 バスリクエスト制御回路（１〜ｎ）と、 バス制御信号設定盤（12）と、 高位バスリクエスト・バスビジイ検知ゲート手段（23）
と、 バスグラント検知ゲート手段（22）と、 バスリクエスト送出回路手段（24）を具備し、 前記バス制御信号設定盤（12）は少なくともバスマスタ
ー数（ｎ）−１に等しい数の外部端子（a1〜an-1）と該
外部端子に対向する内部端子（b1〜bn-1）を備え、 各バスマスター内において、前記バス制御信号設定盤
（12）の各内部端子（b1〜bn-1）の出力は、各バスマス
ター間で共通に接続されているバスビジイ信号ととも
に、前記高位バスリクエスト・バスビジイ検知ゲート手
段（23）に入力され、 前記高位バスリクエスト・バスビジイ検知ゲート手段
（23）の出力は、前記バスリクエスト制御回路（１〜
ｎ）からのバスリクエスト信号とともに前記バスグラン
ト検知ゲート手段（22）に入力され、 前記バスグラント検知ゲート手段（22）の出力は、前記
バスリクエスト送出回路手段（24）へ出力されるととも
に前記バスリクエスト制御回路（１〜ｎ）へバスグラン
ト信号として入力され、 前記バスリクエスト送出回路手段（24）の出力は、前記
バス制御信号設定盤（12）の外部端子中の自バスマスタ
ーの位置に対応する外部端子位置に接続され、 前記バス制御信号設定盤（12）内においては、自バスマ
スターより上位のバスマスターに対応する外部端子のみ
が対応する内部端子に接続されるよう構成し、 前記バス制御信号設定盤（12）に自分より上位のバスマ
スターのリクエストによる信号をパラレルに入力すると
ともにバスグラント信号を前記バスグラント検知ゲート
手段（22）により検知するようにしたことを特徴とする バス優先順位決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221010A JPH0789347B2 (ja) | 1986-09-19 | 1986-09-19 | バス優先順位決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221010A JPH0789347B2 (ja) | 1986-09-19 | 1986-09-19 | バス優先順位決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375959A JPS6375959A (ja) | 1988-04-06 |
| JPH0789347B2 true JPH0789347B2 (ja) | 1995-09-27 |
Family
ID=16760061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221010A Expired - Fee Related JPH0789347B2 (ja) | 1986-09-19 | 1986-09-19 | バス優先順位決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789347B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998232A (ja) * | 1982-11-26 | 1984-06-06 | Mitsubishi Electric Corp | デ−タバスの優先度制御方式 |
| JPS6132162A (ja) * | 1984-07-24 | 1986-02-14 | Fuji Photo Film Co Ltd | 情報転送の競合防止回路 |
-
1986
- 1986-09-19 JP JP61221010A patent/JPH0789347B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6375959A (ja) | 1988-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6142306B2 (ja) | ||
| JP2719052B2 (ja) | マイクロコンピュータ | |
| JPH0789347B2 (ja) | バス優先順位決定回路 | |
| EP0628913A1 (en) | Interrupt signal detection circuit | |
| JPS6361697B2 (ja) | ||
| JPS62190953A (ja) | 通信制御装置における回線制御装置の管理回路 | |
| JPS5848130A (ja) | バスプライオリテイ制御装置 | |
| JPS6252336B2 (ja) | ||
| JPH0237067Y2 (ja) | ||
| JPH0523452B2 (ja) | ||
| JPH06175888A (ja) | 異常アクセス検出回路 | |
| SU1208554A2 (ru) | Устройство переменного приоритета | |
| JPS6182263A (ja) | 要求信号受付回路 | |
| JPS6149712B2 (ja) | ||
| JPH0422220A (ja) | タイマー回路 | |
| JPS6327930A (ja) | 割込制御回路 | |
| JPH04215152A (ja) | メモリライトプロテクト制御装置 | |
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 | |
| JPH04308955A (ja) | マルチプロセッサ装置 | |
| JPS63747A (ja) | 排他制御回路 | |
| JPH05173802A (ja) | 割込み制御回路 | |
| JPH0227854B2 (ja) | ||
| JPH0740255B2 (ja) | ワンチップマイクロコンピュータ | |
| JPH0375830A (ja) | 割り込み制御回路 | |
| JPH03164852A (ja) | 集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |