JPS6182263A - 要求信号受付回路 - Google Patents
要求信号受付回路Info
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- JPS6182263A JPS6182263A JP20422584A JP20422584A JPS6182263A JP S6182263 A JPS6182263 A JP S6182263A JP 20422584 A JP20422584 A JP 20422584A JP 20422584 A JP20422584 A JP 20422584A JP S6182263 A JPS6182263 A JP S6182263A
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- circuit
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- request signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ノ々ス占有要求、データ転送要求、接続要
求等の要求信号が複数の回路から出力される場合の要求
信号受付回路の改良に関するものである。
求等の要求信号が複数の回路から出力される場合の要求
信号受付回路の改良に関するものである。
従来のノ々ス占有の要求信号受付回路としては、第２図
のように優先順位が固定化されているものが知られてい
る。第１の回路から要求信号１がＨレベルとして出力さ
れると、フリップフロップ（以下、Ｆ／Ｆと称す）２の
Ｑ端子から１■しはルの信号がアンドゲート３の一方の
入力端子へ出力される。このとき、アンドゲート３の他
方の入力端子には、Ｆ／Ｆ４のＱ端子からＨレベルの信
号が与えられているから、アンドゲート３からはＨレベ
ルの信号が出力され、Ｆ／Ｆ５Ｆｉクロック６の立上り
でＱ ＺＭ子からＨレベルの受付信号７を出力する。
のように優先順位が固定化されているものが知られてい
る。第１の回路から要求信号１がＨレベルとして出力さ
れると、フリップフロップ（以下、Ｆ／Ｆと称す）２の
Ｑ端子から１■しはルの信号がアンドゲート３の一方の
入力端子へ出力される。このとき、アンドゲート３の他
方の入力端子には、Ｆ／Ｆ４のＱ端子からＨレベルの信
号が与えられているから、アンドゲート３からはＨレベ
ルの信号が出力され、Ｆ／Ｆ５Ｆｉクロック６の立上り
でＱ ＺＭ子からＨレベルの受付信号７を出力する。
上記のとき、Ｆ／Ｆ２のＱ端子から出力されたＨレベル
の信号がアンドゲート８の一方の入力端子に与えられて
いるので、第２の回路から要求信号９がＨレベルとして
出されＦ／ＦＩＯのＱ＠子からＨレベルの信号が出力さ
れても、アンドゲート８からはＨレベルの信号が出力さ
れたままとなる。
の信号がアンドゲート８の一方の入力端子に与えられて
いるので、第２の回路から要求信号９がＨレベルとして
出されＦ／ＦＩＯのＱ＠子からＨレベルの信号が出力さ
れても、アンドゲート８からはＨレベルの信号が出力さ
れたままとなる。
これによって、鎖１の回路から出力される要求信号１と
第２の回路から出力される要求信号９とが競合すると、
要求信号ｌが優先して受付られる。
第２の回路から出力される要求信号９とが競合すると、
要求信号ｌが優先して受付られる。
また、第１の回路より先に、第２の回路から要求信号９
がＨレベルとして出力されると、Ｆ／Ｆ１０のＱ端子か
らＨレベルの信号が出力され、アンドゲート８０入力端
子には、Ｆ／ＦＩＯのＱ端子及びＦ／Ｆ２のｑ端子から
Ｈレベルの信号が与えられろ。これによってアンドゲー
ト８からＨレベルの信号が出力され、Ｆ／Ｆ４のＱ端子
からはクロック６の立上りでＨレベルの受付信号１１が
出力される。
がＨレベルとして出力されると、Ｆ／Ｆ１０のＱ端子か
らＨレベルの信号が出力され、アンドゲート８０入力端
子には、Ｆ／ＦＩＯのＱ端子及びＦ／Ｆ２のｑ端子から
Ｈレベルの信号が与えられろ。これによってアンドゲー
ト８からＨレベルの信号が出力され、Ｆ／Ｆ４のＱ端子
からはクロック６の立上りでＨレベルの受付信号１１が
出力される。
尚、受付信号７がＨレベルで出力されたときには、Ｆ／
Ｆ２のクリヤ端子にアンドゲート１２を介してＨレベル
の信号が与えられて、Ｆ／Ｆ２がクリヤされ、受付信号
１工がＨレベルで出力されたときには、Ｆ／Ｆ１０のク
リヤ端子にアンドゲート１３を介してＨレベルの信号が
与えられて、Ｆ／Ｆ１゜がクリヤされる。また、クリヤ
信号がＨレベルとされると、Ｆ／Ｆ ２． Ｆ／Ｆ
５ 、 Ｆ／Ｆ ４ 。
Ｆ２のクリヤ端子にアンドゲート１２を介してＨレベル
の信号が与えられて、Ｆ／Ｆ２がクリヤされ、受付信号
１工がＨレベルで出力されたときには、Ｆ／Ｆ１０のク
リヤ端子にアンドゲート１３を介してＨレベルの信号が
与えられて、Ｆ／Ｆ１゜がクリヤされる。また、クリヤ
信号がＨレベルとされると、Ｆ／Ｆ ２． Ｆ／Ｆ
５ 、 Ｆ／Ｆ ４ 。
Ｆ／Ｆ’ＩＯがクリヤされる。
しかしながらこのような要求信号受付回路によると、第
１の回路と第２の回路とから出力される要求信号が競合
した場合、必ず第１の回路の要求信号１のみが受付けら
れ第２の回路の要求信号９は受付けられない。従って、
第２の回路は２ス占有が全くできず、必要なデータ転送
が行なわれなくなるという欠点があった。
１の回路と第２の回路とから出力される要求信号が競合
した場合、必ず第１の回路の要求信号１のみが受付けら
れ第２の回路の要求信号９は受付けられない。従って、
第２の回路は２ス占有が全くできず、必要なデータ転送
が行なわれなくなるという欠点があった。
そこで、−クス占有の時間を第３図のように、優先度の
高い回路に多く割り当てる手法が提供された。これによ
ると、第１の回路には５単位時間、第２の回路には３単
位時間、第３の回路にＦｉ１単位時間というように、一
定時間内で必ず割り当てられた時間が到来するので、パ
ス占有の必要がないときにでも割シ描て時間が到来し、
無駄な時間が発生するという欠点があった。
高い回路に多く割り当てる手法が提供された。これによ
ると、第１の回路には５単位時間、第２の回路には３単
位時間、第３の回路にＦｉ１単位時間というように、一
定時間内で必ず割り当てられた時間が到来するので、パ
ス占有の必要がないときにでも割シ描て時間が到来し、
無駄な時間が発生するという欠点があった。
本発明は上記のような従来の要求信号受付回路の欠点に
艦みなされたもので、その目的は、所要時に優先順位を
変更して要求信号の受付けを行なうことが可能な要求信
号受付回路を提供することである。
艦みなされたもので、その目的は、所要時に優先順位を
変更して要求信号の受付けを行なうことが可能な要求信
号受付回路を提供することである。
そこで本発明では、複数の要求回路の優先順位を複数通
りに設定しうる順位決定回路と、この順位決定回路によ
り設定されうる複数通りの優先順位から一つの優先順位
を選択する選択回路とを具備して、所要時に優先順位を
変更可能な要求信号受付回路を提供するようにしたもの
である。
りに設定しうる順位決定回路と、この順位決定回路によ
り設定されうる複数通りの優先順位から一つの優先順位
を選択する選択回路とを具備して、所要時に優先順位を
変更可能な要求信号受付回路を提供するようにしたもの
である。
以下図面を参照して本発明の一実施例を説明する。
第１図において、１０１．１０２は要求信号ラッチ用（
７） Ｉ’ ／ Ｆを示し、１０３．１０４．１０５Ｈ
受付信号出力用のＦ／Ｆを示す、１０１タイマを示し、
所定のサイクルで所定の時間幅のＨレベルの信号を出力
し、他のときにはＨレベルの信号を出力する。
７） Ｉ’ ／ Ｆを示し、１０３．１０４．１０５Ｈ
受付信号出力用のＦ／Ｆを示す、１０１タイマを示し、
所定のサイクルで所定の時間幅のＨレベルの信号を出力
し、他のときにはＨレベルの信号を出力する。
１０７〜１１３はアンドゲートを示し、１１４〜１１６
はインバータを示し、これらは要求信号１１７．１１８
を出力する夫々の要求回路の優先順位を２通りに決定す
る。この２通りの優先順位から１通りの優先順位がタイ
マ１０６によし選択される。１１９゜１２０はアンドゲ
ートを示し、アントゲ−）１１９はＦ／Ｆ １０１をク
リヤする信号を与えるためのものであり、アンドゲート
１２０はＦ／Ｆ１０２をクリヤする信号を与えるための
ものである。また、１２１はクロック信号を示し、クロ
ック信号１２１ ｕ Ｆ／Ｆ１０３、 Ｆ／Ｆ １０４
． Ｆ／Ｆ １０５のクロック端子に与えられている。
はインバータを示し、これらは要求信号１１７．１１８
を出力する夫々の要求回路の優先順位を２通りに決定す
る。この２通りの優先順位から１通りの優先順位がタイ
マ１０６によし選択される。１１９゜１２０はアンドゲ
ートを示し、アントゲ−）１１９はＦ／Ｆ １０１をク
リヤする信号を与えるためのものであり、アンドゲート
１２０はＦ／Ｆ１０２をクリヤする信号を与えるための
ものである。また、１２１はクロック信号を示し、クロ
ック信号１２１ ｕ Ｆ／Ｆ１０３、 Ｆ／Ｆ １０４
． Ｆ／Ｆ １０５のクロック端子に与えられている。
１２２はクリヤ信号を示し、クリヤ信号１２２がＬレベ
ルとなると、Ｆ／ＦＩＯＩ〜Ｆ’／Ｆ１０５が全てクリ
ヤされる。更に、１２３はオアゲートを示し、オアゲー
トはＦ／Ｆ１０３．Ｆ７Ｐ１０５の夫々のＱ端子から出
力された信号を要求信号１２４として送出するためのも
のである。
ルとなると、Ｆ／ＦＩＯＩ〜Ｆ’／Ｆ１０５が全てクリ
ヤされる。更に、１２３はオアゲートを示し、オアゲー
トはＦ／Ｆ１０３．Ｆ７Ｐ１０５の夫々のＱ端子から出
力された信号を要求信号１２４として送出するためのも
のである。
以上の構成において、タイマ１０６から出力される信号
がＨレベルのときには、第１の回路が第２の回路に優先
し、第１の回路から出力された要求信号１１７と第２の
回路から出力された要求信号１１８とが競合したときに
は、要求信号１１７が受付けられ、競合しないときには
早く出力された要求信号が受付けられる。具体的には次
のようである。
がＨレベルのときには、第１の回路が第２の回路に優先
し、第１の回路から出力された要求信号１１７と第２の
回路から出力された要求信号１１８とが競合したときに
は、要求信号１１７が受付けられ、競合しないときには
早く出力された要求信号が受付けられる。具体的には次
のようである。
要求信号１１７がＨレベルとなると、Ｆ／ＦＩＯＩのＱ
端子からＨレベルの信号が出方され、この信号がアンド
ゲート１ｏ７の一方の入力端子に与えられる。アンドゲ
ート１０７の他方の入力端子にはタイマ１０６からＨレ
ベルの信号が与えられているから、アンドゲート１０７
からはＨレベルの信号が出力され、この信号がアンドゲ
ート１０９の一方の入力端子へ与えられる。このとき、
アンドゲート１０９の他方の入力端子へＦ／Ｆ１０４の
Ｑ端子から１ルベルの信号が与えられているから、アン
ドゲート１０９からＩ′ｉＨレベルの信号が出力される
。このＨレベルの信号がＤ端子に与えられると、Ｆ／Ｆ
１０３はクロック信号１２１の立上りでＱ端子からＨレ
ベルの信号を出力する。このＨレベルの信号がオアゲー
ト１２３を介して受付信号１２４として出力される６Ｆ
／ＦＩＯＩのＱ端子からｉ（レベルの信号が出力された
とき、アンドゲート１１２の一方の入力端子にはインバ
ータ１１５からＬレベルの信号が与えられるので、アン
ドゲート１１２の出力信号はＬレベルとなる。これによ
り、アンドゲート１１０はＦ／Ｆ １０２のＱ端子から
出力されるト■レベルの信号の通過を禁止する。また、
第２の回路から出力されたＨレベルの要求信号１１８が
、要求信号１１７より早く到来したときには、Ｆ／Ｉｉ
’ １０２のＱ端子からＨレベルの信号が出力され、ア
ンドゲート１１０の入力端子には、このＦ／Ｆ１０２の
Ｑ端子とアンドゲート１１２とＦ／Ｆ １０５のｑ端子
とから夫々Ｈレベルの信号が与えられる。これにより、
Ｆ／Ｆ１０４のＤ＠子には７ｙ ｒグー ） １１０カ
ラＩ−ルベルの信号が与えられ、Ｆ／Ｆ１０４のＱ端子
がらはクロック信号１２１の立上りでＨレベルの受付信
号１２５が出力される。このとき、Ｆ／Ｆ１０４のＱ端
子からはＬレベルの信号がアンドゲート１０９の一方の
入力端子へ出力され、Ｆ／Ｆ’１０３のＤ端子にはＬレ
ベルの信号が与えられる状態となり、要求信号１１７の
受付けが禁止される。
端子からＨレベルの信号が出方され、この信号がアンド
ゲート１ｏ７の一方の入力端子に与えられる。アンドゲ
ート１０７の他方の入力端子にはタイマ１０６からＨレ
ベルの信号が与えられているから、アンドゲート１０７
からはＨレベルの信号が出力され、この信号がアンドゲ
ート１０９の一方の入力端子へ与えられる。このとき、
アンドゲート１０９の他方の入力端子へＦ／Ｆ１０４の
Ｑ端子から１ルベルの信号が与えられているから、アン
ドゲート１０９からＩ′ｉＨレベルの信号が出力される
。このＨレベルの信号がＤ端子に与えられると、Ｆ／Ｆ
１０３はクロック信号１２１の立上りでＱ端子からＨレ
ベルの信号を出力する。このＨレベルの信号がオアゲー
ト１２３を介して受付信号１２４として出力される６Ｆ
／ＦＩＯＩのＱ端子からｉ（レベルの信号が出力された
とき、アンドゲート１１２の一方の入力端子にはインバ
ータ１１５からＬレベルの信号が与えられるので、アン
ドゲート１１２の出力信号はＬレベルとなる。これによ
り、アンドゲート１１０はＦ／Ｆ １０２のＱ端子から
出力されるト■レベルの信号の通過を禁止する。また、
第２の回路から出力されたＨレベルの要求信号１１８が
、要求信号１１７より早く到来したときには、Ｆ／Ｉｉ
’ １０２のＱ端子からＨレベルの信号が出力され、ア
ンドゲート１１０の入力端子には、このＦ／Ｆ１０２の
Ｑ端子とアンドゲート１１２とＦ／Ｆ １０５のｑ端子
とから夫々Ｈレベルの信号が与えられる。これにより、
Ｆ／Ｆ１０４のＤ＠子には７ｙ ｒグー ） １１０カ
ラＩ−ルベルの信号が与えられ、Ｆ／Ｆ１０４のＱ端子
がらはクロック信号１２１の立上りでＨレベルの受付信
号１２５が出力される。このとき、Ｆ／Ｆ１０４のＱ端
子からはＬレベルの信号がアンドゲート１０９の一方の
入力端子へ出力され、Ｆ／Ｆ’１０３のＤ端子にはＬレ
ベルの信号が与えられる状態となり、要求信号１１７の
受付けが禁止される。
このように、要求信号１１７の受付時にはＦ／Ｆ１０１
のＱ端子から出力される信号でアンドゲート１１０を禁
止状態として要求信号１１８の受付けを禁止するのに対
し、要求信号１１８の受付は時にはＦ／Ｆ１０４のＱ端
子から出力される信号でアンドゲート１０９を禁止状態
として要求信号１１７の受付けを禁止する。従って、要
求信号１１７と要求信号１１８とが競合したときには、
Ｆ／Ｆ１０４のＱ端子からＬレベルの信号が出力される
前に、Ｆ／Ｆ１０１のＱ端子からＨレベルの信号が出力
されアンドゲート１１０を禁止状態とするので、要求信
号１１７が優先して受付けられる。
のＱ端子から出力される信号でアンドゲート１１０を禁
止状態として要求信号１１８の受付けを禁止するのに対
し、要求信号１１８の受付は時にはＦ／Ｆ１０４のＱ端
子から出力される信号でアンドゲート１０９を禁止状態
として要求信号１１７の受付けを禁止する。従って、要
求信号１１７と要求信号１１８とが競合したときには、
Ｆ／Ｆ１０４のＱ端子からＬレベルの信号が出力される
前に、Ｆ／Ｆ１０１のＱ端子からＨレベルの信号が出力
されアンドゲート１１０を禁止状態とするので、要求信
号１１７が優先して受付けられる。
一方、タイマ１０６からＬレベルの信号が出力されると
、第２の回路が第１の回路に優先し、第１の回路から出
力された要求信号１１７と第２の回路から出力された要
求信号１１８とが競合したときには、要求信号１１８が
受付けられ、競合しないときには早く出力された要求信
号が受付けられる。具体的には次のようである。要求信
号１１７がＨレベルとなると、タイマ１０６の出力信乞
−がＬレベルであることによって、アンドゲート１０８
から１■レベルの信号が出力され、この信号がアンドゲ
ート１１１の一方の入力端子へ与えられる。また、アン
ドゲート１１１の他方の入力端子には、アンドゲート１
１３からＨレベルの信号″が与えられているから、Ｆ
／ Ｆ １０５ （７） Ｄ 端子には７ｙ Ｙケ−ｌ
−１１１カらＨレベルの信号が与えられ、Ｆ／Ｆ’１０
５はクロック信号１２１の立上りによってＱ端子からＨ
レベルの信号を出力する。このＨレベルの信号がオアゲ
ート１２３を介して受付信号１２４として出力されろ。
、第２の回路が第１の回路に優先し、第１の回路から出
力された要求信号１１７と第２の回路から出力された要
求信号１１８とが競合したときには、要求信号１１８が
受付けられ、競合しないときには早く出力された要求信
号が受付けられる。具体的には次のようである。要求信
号１１７がＨレベルとなると、タイマ１０６の出力信乞
−がＬレベルであることによって、アンドゲート１０８
から１■レベルの信号が出力され、この信号がアンドゲ
ート１１１の一方の入力端子へ与えられる。また、アン
ドゲート１１１の他方の入力端子には、アンドゲート１
１３からＨレベルの信号″が与えられているから、Ｆ
／ Ｆ １０５ （７） Ｄ 端子には７ｙ Ｙケ−ｌ
−１１１カらＨレベルの信号が与えられ、Ｆ／Ｆ’１０
５はクロック信号１２１の立上りによってＱ端子からＨ
レベルの信号を出力する。このＨレベルの信号がオアゲ
ート１２３を介して受付信号１２４として出力されろ。
このとき、Ｆ／Ｆ１０５のＱ端子からＬレベルの信号が
アンドゲート１１０の一つの入力ｙＩＪ子へ出力され、
Ｆ／Ｆ１０４のＤ端子にはＬレベルの信号が与えられる
状態となυ、要求信号１１８の受付けが禁止される０次
に、第２の回路からＨレベルの要求信号１１８が与えら
れたときに、Ｆ／Ｆ１０４のＱ端子から■（レベルの受
付信号１２５が出力される迄の動作は、タイマ１０６の
出力信号がＨレベルのときと同様であるので、その説明
を省略する。ただ、次の点が異なる。Ｆ／Ｆ１０２のＱ
端子からＩ］レベルの信号が出力され、インバータ１１
６で反転されアンドゲート１１３の一方の入力端子にＬ
レベルの信号が与えられ、これによりアンドゲート１１
３から出力されたＬレベルの信号がアンドゲート１１１
の一方の入力端子に与えられる。従って、Ｆ／Ｆ１０５
のＤ端子にはアンドゲート１１１からＬレベルの信号が
与えられることになり、要求信号１１７の受付けが禁止
される。
アンドゲート１１０の一つの入力ｙＩＪ子へ出力され、
Ｆ／Ｆ１０４のＤ端子にはＬレベルの信号が与えられる
状態となυ、要求信号１１８の受付けが禁止される０次
に、第２の回路からＨレベルの要求信号１１８が与えら
れたときに、Ｆ／Ｆ１０４のＱ端子から■（レベルの受
付信号１２５が出力される迄の動作は、タイマ１０６の
出力信号がＨレベルのときと同様であるので、その説明
を省略する。ただ、次の点が異なる。Ｆ／Ｆ１０２のＱ
端子からＩ］レベルの信号が出力され、インバータ１１
６で反転されアンドゲート１１３の一方の入力端子にＬ
レベルの信号が与えられ、これによりアンドゲート１１
３から出力されたＬレベルの信号がアンドゲート１１１
の一方の入力端子に与えられる。従って、Ｆ／Ｆ１０５
のＤ端子にはアンドゲート１１１からＬレベルの信号が
与えられることになり、要求信号１１７の受付けが禁止
される。
このように、要求信号１１７の受付時にはＩｉ’／Ｆ１
０５のＱ端子から出力される信号でアンドゲート１．１
０を禁止状態として要求信号１１８の受付を禁止するの
に対し、要求信号１１８の受付時にけＦ／Ｆ１０２のＱ
端子から出力されろ信号でアンドゲート１１１を禁止状
態として要求信号１１７の受付を禁止する。従って、要
求信号１１７と要求信号１１８とが競合したときには、
Ｆ／Ｆ’ １０５のＱ端子からＬレベルの信号が出力さ
れる前に、Ｆ／Ｆ１０２のＱ端子から１ルベルの信号が
出力されアンドゲート１１１を禁止状態とするので、要
求信号１１８が優先して受付けられる。
０５のＱ端子から出力される信号でアンドゲート１．１
０を禁止状態として要求信号１１８の受付を禁止するの
に対し、要求信号１１８の受付時にけＦ／Ｆ１０２のＱ
端子から出力されろ信号でアンドゲート１１１を禁止状
態として要求信号１１７の受付を禁止する。従って、要
求信号１１７と要求信号１１８とが競合したときには、
Ｆ／Ｆ’ １０５のＱ端子からＬレベルの信号が出力さ
れる前に、Ｆ／Ｆ１０２のＱ端子から１ルベルの信号が
出力されアンドゲート１１１を禁止状態とするので、要
求信号１１８が優先して受付けられる。
以上述べたように本実施例では、所定サイクル毎に所定
時間、タイマ１０６からＬレベルの信号が出力され、こ
のとき、第２の回路の優先順位が第１の回路の優先順位
よυ高くなる。これによって、第２の回路から出力され
る要求信号１１８と第１の回路から出力される要求信号
１１７とが競合したときには、要求信号１１８が受付け
られることになり、パス占有等が行なわれる。従って、
第１の回路として、頻繁にパス占有を行なってデータ転
送する必要がある回路を用い、第２の回路として、所定
期間に少なくとも一度はパス占有を行なってデータ転送
する必要がある回路を用いると、通常は第１の回路の要
求信号１１７が優先して受付けられるが、所定サイクル
で所定時間幅のときにけ＆′す２の回路の要求信号１１
８が優先して受付けられ、夫々の回路の要求を論切にπ
も足させることができる。
時間、タイマ１０６からＬレベルの信号が出力され、こ
のとき、第２の回路の優先順位が第１の回路の優先順位
よυ高くなる。これによって、第２の回路から出力され
る要求信号１１８と第１の回路から出力される要求信号
１１７とが競合したときには、要求信号１１８が受付け
られることになり、パス占有等が行なわれる。従って、
第１の回路として、頻繁にパス占有を行なってデータ転
送する必要がある回路を用い、第２の回路として、所定
期間に少なくとも一度はパス占有を行なってデータ転送
する必要がある回路を用いると、通常は第１の回路の要
求信号１１７が優先して受付けられるが、所定サイクル
で所定時間幅のときにけ＆′す２の回路の要求信号１１
８が優先して受付けられ、夫々の回路の要求を論切にπ
も足させることができる。
また、ある回路から出力された要求信号を用いて、この
回路より優先順位の低い回路から出力される要求信号の
受付けを禁止するようにし、優先順位の的侑ｔな制御を
行なっている。
回路より優先順位の低い回路から出力される要求信号の
受付けを禁止するようにし、優先順位の的侑ｔな制御を
行なっている。
更に、要求信号ラッチ用のＦ／Ｆの数より、受付信号出
力用のＦ／Ｆの数を多くして、順位決定回路の設計を容
易にし、回路を簡潔にしている。
力用のＦ／Ｆの数を多くして、順位決定回路の設計を容
易にし、回路を簡潔にしている。
つ捷り、要求信号１１７が要求信号１１８より絶対的に
優先される回路−一点鎖線Ａより上側の回路−と、要求
信号１１８が要求信号１１７より絶対的に優先される回
路−一点鎖線Ｂより下’Ａｌｌの回路−とが同様に構成
でき、設計し易い々いう利点がある。
優先される回路−一点鎖線Ａより上側の回路−と、要求
信号１１８が要求信号１１７より絶対的に優先される回
路−一点鎖線Ｂより下’Ａｌｌの回路−とが同様に構成
でき、設計し易い々いう利点がある。
尚、要求信号の数は３以上でも良く、また、優先順位は
任意に変更できるようにしても良い。
任意に変更できるようにしても良い。
以上説明したように本発明によれば、順位決定回路によ
り設定されうる複数通りの優先順位から一つの優先順位
を選択するので、所要時に優先順位を変更して要求信号
の受付けを行なうことが可能である。
り設定されうる複数通りの優先順位から一つの優先順位
を選択するので、所要時に優先順位を変更して要求信号
の受付けを行なうことが可能である。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図、第３図は他の従来例を示す図である。
例のブロック図、第３図は他の従来例を示す図である。
Claims (4)
- （１）複数の要求回路から出力される要求信号を取り込
み、予め定められた前記要求回路の優先順位に基づいて
、一つの要求回路から出力された要求信号を受付ける要
求信号受付回路において、前記複数の要求回路の優先順
位を複数通りに設定しうる順位決定回路と、該順位決定
回路により設定されうる優先順位から一つの優先順位を
選択する選択回路とを具備したことを特徴とする要求信
号受付回路。 - （２）選択回路は、所定周期により優先順位を変更して
選択することを特徴とする特許請求の範囲第（１）項記
載の要求信号受付回路。 - （３）順位決定回路は、要求回路から出力される要求信
号に基づいて、当該要求回路より優先順位の低い要求回
路から出力される要求信号の受付けを禁止するように構
成されていることを特徴とする特許請求の範囲第（１）
項または第（２）項記載の要求信号受付回路。 - （４）順位決定回路は、各要求回路に対応して設けられ
る要求信号ラッチ用のフリップフロップと、該要求信号
ラッチ用のフリップフロップ以上の数の受付信号出力用
のフリップフロップとの間に設けられることを特徴とす
る特許請求の範囲第（１）項乃至第（３）項いずれかに
記載の要求信号受付回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20422584A JPS6182263A (ja) | 1984-09-29 | 1984-09-29 | 要求信号受付回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20422584A JPS6182263A (ja) | 1984-09-29 | 1984-09-29 | 要求信号受付回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182263A true JPS6182263A (ja) | 1986-04-25 |
Family
ID=16486906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20422584A Pending JPS6182263A (ja) | 1984-09-29 | 1984-09-29 | 要求信号受付回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403269A2 (en) * | 1989-06-14 | 1990-12-19 | Matsushita Electric Industrial Co., Ltd. | Arbiter Circuit |
| US6701397B1 (en) | 2000-03-21 | 2004-03-02 | International Business Machines Corporation | Pre-arbitration request limiter for an integrated multi-master bus system |
-
1984
- 1984-09-29 JP JP20422584A patent/JPS6182263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403269A2 (en) * | 1989-06-14 | 1990-12-19 | Matsushita Electric Industrial Co., Ltd. | Arbiter Circuit |
| US6701397B1 (en) | 2000-03-21 | 2004-03-02 | International Business Machines Corporation | Pre-arbitration request limiter for an integrated multi-master bus system |
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