JPS61126819A - 伝達遅延時間制御型論理回路 - Google Patents
伝達遅延時間制御型論理回路Info
- Publication number
- JPS61126819A JPS61126819A JP59247142A JP24714284A JPS61126819A JP S61126819 A JPS61126819 A JP S61126819A JP 59247142 A JP59247142 A JP 59247142A JP 24714284 A JP24714284 A JP 24714284A JP S61126819 A JPS61126819 A JP S61126819A
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- JP
- Japan
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- circuit
- delay time
- signal
- delay
- programmable delay
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は回路内部の信号伝達経路の伝達遅延時間全制御
する事により回路全体の機能を制御する事が可能な伝達
遅延時間制御型論理回路に関する。
する事により回路全体の機能を制御する事が可能な伝達
遅延時間制御型論理回路に関する。
（従来の技術）
一般に、論理回路の中にあって順序回路と呼ばれるもの
は、過去からの入力系列によって着目する時点における
状態が決定づけられる。
は、過去からの入力系列によって着目する時点における
状態が決定づけられる。
第４図は従来の順序回路の一例のブロック図である。
順序回路Ｉ ＱＩＣｎ個の信号ＩＮ１〜ＩＮｎが入力す
るとき、信号ＩＮ、〜ＩＮｎの順序回路への到着順序に
よって順序回路１０の状態が決まり、そｔ’ＬＶｃよっ
て出力信号ＯＵＴ、〜０ＵＴｎの出力の仕方が決定され
る。つまり到着順番が異なｎば出力の順番も変わる。
るとき、信号ＩＮ、〜ＩＮｎの順序回路への到着順序に
よって順序回路１０の状態が決まり、そｔ’ＬＶｃよっ
て出力信号ＯＵＴ、〜０ＵＴｎの出力の仕方が決定され
る。つまり到着順番が異なｎば出力の順番も変わる。
第４図に示すように、複数個の異なる信号伝達経路があ
って、順序回路１に入力する回路において、信号伝播が
同時進行しており、各々が完了する順序が異なると回路
全体としての機能が異なるような場合がある。回路内部
の信号伝達経路の信号伝達遅延時間がある一定の制約条
件下にあり、一定の時系列入力に対し常に一定の時系列
出力が得られるのが従来からの一般的順序回路である。
って、順序回路１に入力する回路において、信号伝播が
同時進行しており、各々が完了する順序が異なると回路
全体としての機能が異なるような場合がある。回路内部
の信号伝達経路の信号伝達遅延時間がある一定の制約条
件下にあり、一定の時系列入力に対し常に一定の時系列
出力が得られるのが従来からの一般的順序回路である。
（発明が解決しようとする問題点）
上記のような順序回路において、各信号伝達経路には固
有の遅延因子があるので、それを計算に入れて設計する
のであるが、製造時のばらつきにより伝達遅延時間の設
計値と異った場合に回路が設計通り動作しないというこ
とが起る。また、半導体集積回路に組込んで製造すると
、後で変更しようとしても変更できないという問題があ
る。
有の遅延因子があるので、それを計算に入れて設計する
のであるが、製造時のばらつきにより伝達遅延時間の設
計値と異った場合に回路が設計通り動作しないというこ
とが起る。また、半導体集積回路に組込んで製造すると
、後で変更しようとしても変更できないという問題があ
る。
本発明の目的は、上記問題点全解決し、信号伝達経路の
持つ信号伝達遅延時間を変えることにより異なる複数の
機能を実現することのできる伝達遅延時間制御型論理回
路を提供することにある。
持つ信号伝達遅延時間を変えることにより異なる複数の
機能を実現することのできる伝達遅延時間制御型論理回
路を提供することにある。
（問題点を解決するための手段）
本発明の伝達遅延時間制御型論理回路は、複数の信号入
力端子と順序回路との間に、遅延時間を制御信号により
変えることのできるプログラマブル遅延回路が少くとも
一つ接続されていることを特徴として構成される。
力端子と順序回路との間に、遅延時間を制御信号により
変えることのできるプログラマブル遅延回路が少くとも
一つ接続されていることを特徴として構成される。
（実施例）
次に、本発明の実施ｆＩｌについて図面を用いて説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
信号入力端子１〜ｎと順序回路１０との間にプログラマ
ブル遅延回路ＰＤＬ工〜ＰＤＬｎｋ接続する。
ブル遅延回路ＰＤＬ工〜ＰＤＬｎｋ接続する。
この実施例では、順序回路１０に接続さｎるすべての信
号伝達経路にプログラマブル遅延回路全挿入しているが
、すべてプログラマブル遅延回路でなけｎばならないと
い５ことではない。そのうちのいくつかは遅延時間を変
えらルない固定のものであっても良い。
号伝達経路にプログラマブル遅延回路全挿入しているが
、すべてプログラマブル遅延回路でなけｎばならないと
い５ことではない。そのうちのいくつかは遅延時間を変
えらルない固定のものであっても良い。
プログラマブル遅延回路は、後述するように制御信号の
レベルによって遅延時間を２種類に変えることができる
のである。従って、ｎ個のプログラマブル遅延回路を使
用すると、順序回路１０に伝達される信号の到達順序の
組合せＨｎ ／ （ｎの階乗）通りとなり、ｎ７通りの
回路機能が得られることになる。
レベルによって遅延時間を２種類に変えることができる
のである。従って、ｎ個のプログラマブル遅延回路を使
用すると、順序回路１０に伝達される信号の到達順序の
組合せＨｎ ／ （ｎの階乗）通りとなり、ｎ７通りの
回路機能が得られることになる。
第２図は第１図に示す実施例の具体的回路の一例の回路
図である。
図である。
入力端子１〜４には信号ＩＮ１〜ＩＮ４が入力される。
信号ＩＮ３はクロック信号で、このクロック信号により
フリップフロップ８．９はその出力が同時に論理′″０
′″から論理＠１ｍに変化することがある。この場合、
７リツプフロツプ８と９の出力信号のどちらが早く順序
回路１０に到着するかによってＲ−８７リツプフロツプ
１１と１２のどちらが先に動作するかが決まり、従って
出力が決まる。
フリップフロップ８．９はその出力が同時に論理′″０
′″から論理＠１ｍに変化することがある。この場合、
７リツプフロツプ８と９の出力信号のどちらが早く順序
回路１０に到着するかによってＲ−８７リツプフロツプ
１１と１２のどちらが先に動作するかが決まり、従って
出力が決まる。
順序回路１０と７リツプフロツプ８との間にプログラマ
ブル遅延回路２０ｔ−接続し、順序回路１０と７リツプ
フロツプ９との間には遅延回路１３に接続する。遅延回
路１３の遅延時間に固定である。
ブル遅延回路２０ｔ−接続し、順序回路１０と７リツプ
フロツプ９との間には遅延回路１３に接続する。遅延回
路１３の遅延時間に固定である。
プログラマブル遅延口ｉｆ！２０の制御信号入力端子５
に制御信号ＩＮ、七入力する。今、制御信号ＩＮ５が高
レベル（＠ｌａレベル）であるとき、イ／バータ２１〜
２６ｔ−通るパスが選ばｎ１遅延時間は最大となる。制
御信号ＩＮ、ｉ低レベル（″″００ルベルあるとき、イ
／バータ２１．２２からアンド回となる。
に制御信号ＩＮ、七入力する。今、制御信号ＩＮ５が高
レベル（＠ｌａレベル）であるとき、イ／バータ２１〜
２６ｔ−通るパスが選ばｎ１遅延時間は最大となる。制
御信号ＩＮ、ｉ低レベル（″″００ルベルあるとき、イ
／バータ２１．２２からアンド回となる。
第３図は第２図に示す回路の動作時の波形図である。
第３図において％ｔ２Ｇはプログラマブル遅延回路２０
の遅延時間に相当し、ｔ１３Ｈ遅延回路１３の遅延時間
に相当する。
の遅延時間に相当し、ｔ１３Ｈ遅延回路１３の遅延時間
に相当する。
第２図において、制御信号ＩＮｓ’に高レベルにすると
、インバータ２１〜２６ を通るパスが選ばれるから
、遅延時間はインバータ６個分である。こｎは遅延回路
１３の４個のインバータによる遅延時間より太きい。逆
に制御信号ｌＮ５ｉ低レベルにするとイ／バータ２１．
２２に通るパスが選は詐るからこの遅延時間はインバー
タ２個分で、こルは遅延回路１３の遅延時間より小さい
。従って、制御信号ＩＮＩｔ−高レベルとするか低レベ
ルとするかによって信号ＩＮ１の順序回路１０への到着
全信号ＩＮ、よりも遅くするか早くするかを選択できる
。
、インバータ２１〜２６ を通るパスが選ばれるから
、遅延時間はインバータ６個分である。こｎは遅延回路
１３の４個のインバータによる遅延時間より太きい。逆
に制御信号ｌＮ５ｉ低レベルにするとイ／バータ２１．
２２に通るパスが選は詐るからこの遅延時間はインバー
タ２個分で、こルは遅延回路１３の遅延時間より小さい
。従って、制御信号ＩＮＩｔ−高レベルとするか低レベ
ルとするかによって信号ＩＮ１の順序回路１０への到着
全信号ＩＮ、よりも遅くするか早くするかを選択できる
。
順序回路の優先順位を変えることができるのである。こ
几により順序回路の機能が変えらｎる。
几により順序回路の機能が変えらｎる。
上記例は、わかりやすいようｖｃ２通りの変え万で説明
したが、一般的にｎ個の入力全行う場合にはｎ１通り変
えられることに前述の通りである。
したが、一般的にｎ個の入力全行う場合にはｎ１通り変
えられることに前述の通りである。
（発明の効果）
以上説明したように、本発明によｎば、プログラマブル
遅延回路の信号伝達経路への挿入により異なる複数の機
能を実現することのできる伝達遅延時量制御型論理回路
が得られる。
遅延回路の信号伝達経路への挿入により異なる複数の機
能を実現することのできる伝達遅延時量制御型論理回路
が得られる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例の具体的＠路側の回路図、第３図は第２
図に示す回路の動作時の波形図、第４図に従来の順序回
路のブロック図でおる。 １〜５・・・・・・入力端子、６．７・・・・・・出力
端子、８゜９・・・・・・スリップ７０ツブ、１０・・
・・・・順序回路、１１゜１２・・・・・・Ｒ−８７１
Ｊツブ７０ツブ、１３・・・・・・遅延回路、２０・・
・・・・プログラマブル遅延回路、２１〜２７・・・・
・・インバータ、２８．２９・・・・・・アンド回路、
３０・・・・・・オア回路、３１・・・・・・接続点、
ＩＮ１〜工Ｎｎ・・・・・・入力信号、０ＵＴ１〜０Ｕ
Ｔｎ・・・・・・出力信号、Ｐ Ｄ Ｌｌ−Ｐ Ｄ Ｌ
ｎ・・・・・・プログラマブル遅延回路。 争１圀 峯２７ ′Ｎ−４区
図に示す実施例の具体的＠路側の回路図、第３図は第２
図に示す回路の動作時の波形図、第４図に従来の順序回
路のブロック図でおる。 １〜５・・・・・・入力端子、６．７・・・・・・出力
端子、８゜９・・・・・・スリップ７０ツブ、１０・・
・・・・順序回路、１１゜１２・・・・・・Ｒ−８７１
Ｊツブ７０ツブ、１３・・・・・・遅延回路、２０・・
・・・・プログラマブル遅延回路、２１〜２７・・・・
・・インバータ、２８．２９・・・・・・アンド回路、
３０・・・・・・オア回路、３１・・・・・・接続点、
ＩＮ１〜工Ｎｎ・・・・・・入力信号、０ＵＴ１〜０Ｕ
Ｔｎ・・・・・・出力信号、Ｐ Ｄ Ｌｌ−Ｐ Ｄ Ｌ
ｎ・・・・・・プログラマブル遅延回路。 争１圀 峯２７ ′Ｎ−４区
Claims (1)
- 複数の信号入力端子と順序回路との間に、遅延時間を制
御信号により変えることのできるプログラマブル遅延回
路が少くとも一つ接続されていることを特徴とする伝達
遅延時間制御型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247142A JPS61126819A (ja) | 1984-11-22 | 1984-11-22 | 伝達遅延時間制御型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247142A JPS61126819A (ja) | 1984-11-22 | 1984-11-22 | 伝達遅延時間制御型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126819A true JPS61126819A (ja) | 1986-06-14 |
Family
ID=17159054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247142A Pending JPS61126819A (ja) | 1984-11-22 | 1984-11-22 | 伝達遅延時間制御型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05262130A (ja) * | 1992-03-18 | 1993-10-12 | Kinugawa Rubber Ind Co Ltd | パーティングシールの取付構造 |
-
1984
- 1984-11-22 JP JP59247142A patent/JPS61126819A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05262130A (ja) * | 1992-03-18 | 1993-10-12 | Kinugawa Rubber Ind Co Ltd | パーティングシールの取付構造 |
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