JPH02265268A - 順序論理回路の設計方法 - Google Patents
順序論理回路の設計方法Info
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- JPH02265268A JPH02265268A JP1087509A JP8750989A JPH02265268A JP H02265268 A JPH02265268 A JP H02265268A JP 1087509 A JP1087509 A JP 1087509A JP 8750989 A JP8750989 A JP 8750989A JP H02265268 A JPH02265268 A JP H02265268A
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- flop
- sequential logic
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- Pending
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- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- OSVXSBDYLRYLIG-UHFFFAOYSA-N chlorine dioxide Inorganic materials O=Cl=O OSVXSBDYLRYLIG-UHFFFAOYSA-N 0.000 description 1
- 235000019398 chlorine dioxide Nutrition 0.000 description 1
- QBWCMBCROVPCKQ-UHFFFAOYSA-N chlorous acid Chemical compound OCl=O QBWCMBCROVPCKQ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は順序論理回路の設計方法に関し、特にＣＡＤに
よるマクロセル方式の順序論理回路の設計方法に関する
。
よるマクロセル方式の順序論理回路の設計方法に関する
。
順序論理回路の代表例として、［） ｊ、％９フリップ
フロップマクロセルを複数個イｉ−ずろ回路について具
体的に説明する。
フロップマクロセルを複数個イｉ−ずろ回路について具
体的に説明する。
全本省論理回路の規模が大きくなると、回路内を機能別
ブロックに分割し、分割したブロック（以下マクロセル
と言う）ごとに設計を行う。
ブロックに分割し、分割したブロック（以下マクロセル
と言う）ごとに設計を行う。
一般に同一のＤ型フリップフロップマクロセルを複数個
カスケード接続し、共通りロック信号を入力する順序論
理回路が多く用いられている。
カスケード接続し、共通りロック信号を入力する順序論
理回路が多く用いられている。
−第３図は順序論理回路の等価回路図である。
順序論理回路１ａは、Ｄ型フリップフロップ回路Ｆ１及
びＦ２をそれぞれ有するＤ型フリップフロップマクロセ
ル２１及び２１．をカスケード接続し、それぞれのクロ
ック端ｃ、、Ｃ２は共通のクロック端′ｒ２に配線され
ている。
びＦ２をそれぞれ有するＤ型フリップフロップマクロセ
ル２１及び２１．をカスケード接続し、それぞれのクロ
ック端ｃ、、Ｃ２は共通のクロック端′ｒ２に配線され
ている。
しかし実際のＩＣ基板の共通りロック端Ｔ２とそれぞれ
のクロック端Ｃ１及びＣ２との間には、それぞれ寄生遅
延回路４ ａ及び４．が存在している。
のクロック端Ｃ１及びＣ２との間には、それぞれ寄生遅
延回路４ ａ及び４．が存在している。
従って共通りロック端Ｔ２に供給された共通りロック信
号Ｓ。は負荷及び寄生配線容量Ｃ５及び配線抵抗ｒによ
る寄生遅延回路４ｂを通ってその波形がなまり、各マク
ロセル内のフリップフロップ回路Ｆ１．Ｆ２のクロック
端Ｃ１，Ｃ２に入力するタロツク信号Ｓｅ ｔ ＋ Ｓ
Ｆ２は共通りロック信号Ｓｃに対して位相遅れが生ず
る。
号Ｓ。は負荷及び寄生配線容量Ｃ５及び配線抵抗ｒによ
る寄生遅延回路４ｂを通ってその波形がなまり、各マク
ロセル内のフリップフロップ回路Ｆ１．Ｆ２のクロック
端Ｃ１，Ｃ２に入力するタロツク信号Ｓｅ ｔ ＋ Ｓ
Ｆ２は共通りロック信号Ｓｃに対して位相遅れが生ず
る。
ＣＡＤのライブラリに登録されたＤ型フリップフロップ
マクロセル２１を複数回使用して順序論理回路を設計す
る場合は、第３図に示した等価回路図の寄生回路４．及
び４ｂを短絡した基本回路をレイアウトする。
マクロセル２１を複数回使用して順序論理回路を設計す
る場合は、第３図に示した等価回路図の寄生回路４．及
び４ｂを短絡した基本回路をレイアウトする。
第４図は第３図の回路の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
Ｄ型フリップフロップＦ＋に時点ｔ２で入力されている
Ｆ１クロック信号Ｓｃｌは、フリップフロップ遅延時間
τＦ後にＦ、出力信号ＳＱＩとして時点ｔ３に出力する
が、フリップフロップＦ２のＦ２クロック信号Ｓｃ２が
さらに後の時点ｔ４で５立上るとすると、まずクロック
信号ＳＣＩの立上りで出力信号ＳＱＩが変化し、その後
時点１．でＦ２クロック信号Ｓ。２が立上るなめ、本来
は次のクロック信号Ｓｃの立上りで変化しなければなら
ないＤ型フリップフロップＦ２の出力信号ＳＱ２が、Ｄ
型フリップフロップＦ、と同じクロック信号ＳＣＩの立
上りで変化してしまう、いわゆるデータのつつ抜けが生
ずる。
Ｆ１クロック信号Ｓｃｌは、フリップフロップ遅延時間
τＦ後にＦ、出力信号ＳＱＩとして時点ｔ３に出力する
が、フリップフロップＦ２のＦ２クロック信号Ｓｃ２が
さらに後の時点ｔ４で５立上るとすると、まずクロック
信号ＳＣＩの立上りで出力信号ＳＱＩが変化し、その後
時点１．でＦ２クロック信号Ｓ。２が立上るなめ、本来
は次のクロック信号Ｓｃの立上りで変化しなければなら
ないＤ型フリップフロップＦ２の出力信号ＳＱ２が、Ｄ
型フリップフロップＦ、と同じクロック信号ＳＣＩの立
上りで変化してしまう、いわゆるデータのつつ抜けが生
ずる。
その対策として従来では、ＣＡＤのライブラリを使用し
てマクロセルの配置・配線を行う前後に、第５図に示す
ようにＤ型フリップフロップマクロセル３１のＤ型フリ
ップフロップ回路Ｆ１のクロック端Ｃ１と共通りロック
端Ｔ２との間に遅延時間τ４のクロック遅延回路４を挿
入して回路補正をしていた。
てマクロセルの配置・配線を行う前後に、第５図に示す
ようにＤ型フリップフロップマクロセル３１のＤ型フリ
ップフロップ回路Ｆ１のクロック端Ｃ１と共通りロック
端Ｔ２との間に遅延時間τ４のクロック遅延回路４を挿
入して回路補正をしていた。
このクロック遅延回路４は通常二個のインバータとＣＲ
による積分回路で構成されている。
による積分回路で構成されている。
第６図は第５図の回路の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
タロツク遅延回路４の遅延時間τｄを、寄生遅延回路４
ｂの遅延時間τ２よりも大きな値に設定しておくことに
より、前述のデータのつつ抜けは生じない。
ｂの遅延時間τ２よりも大きな値に設定しておくことに
より、前述のデータのつつ抜けは生じない。
例えば第３図において、フリップフロップマクロセル２
１．のＦ２クロック信号Ｓ。２が、Ｆ１クロック信号Ｓ
ＣＩよりもクロック時間差τ１２としてＩｏｎｓ遅く、
また伝達遅延時間ＣＦが３ｎｓとする。
１．のＦ２クロック信号Ｓ。２が、Ｆ１クロック信号Ｓ
ＣＩよりもクロック時間差τ１２としてＩｏｎｓ遅く、
また伝達遅延時間ＣＦが３ｎｓとする。
すると第６図において遅延回路４に必要なりロック遅延
時間τｄは、（τ１２−τｐ）＜τｄ〈τＣを満足する
ように設定する。
時間τｄは、（τ１２−τｐ）＜τｄ〈τＣを満足する
ように設定する。
ここで、τＣは共通りロック信号Ｓｃの周期であり、ク
ロック周波数の１０Ｍｔｌｚとして１００ｎｓである。
ロック周波数の１０Ｍｔｌｚとして１００ｎｓである。
このように、第３図に示す全体回路の中から該当する回
路部分を抜きだし、第ｉのＤ型フリップフロップＦ１に
ついて各クロック信号ＳＣ＋ＳＣ１＋ Ｓ Ｃ２の位相
差を求め、データのつつ抜けが発生する可能性を有する
部分に関しては、それぞれ異なる遅延時間で、１をもつ
遅延回路４１を付加し、さらに最小遅延時間を確実に保
証している。
路部分を抜きだし、第ｉのＤ型フリップフロップＦ１に
ついて各クロック信号ＳＣ＋ＳＣ１＋ Ｓ Ｃ２の位相
差を求め、データのつつ抜けが発生する可能性を有する
部分に関しては、それぞれ異なる遅延時間で、１をもつ
遅延回路４１を付加し、さらに最小遅延時間を確実に保
証している。
上述した従来の論理回路は、複数のマクロセルを構成す
るそれぞれのフリップフロップ回路の各クロック信号間
の相互の位相差を、それぞれ補正するために、異なる遅
延回路を設ける必要があるので、ＣＡＤのライブラリを
マクロセルとして用いただけでは順序論理回路の設計が
出来ないという欠点があった。
るそれぞれのフリップフロップ回路の各クロック信号間
の相互の位相差を、それぞれ補正するために、異なる遅
延回路を設ける必要があるので、ＣＡＤのライブラリを
マクロセルとして用いただけでは順序論理回路の設計が
出来ないという欠点があった。
〔課題を解決するための手段〕 。
本発明の順序論理回路の設計方法は、ＣＡＤのライブラ
リにマクロセルとしてフリップフロップ回路を含む回路
構成を登録した後、集積回路基板に対応して複数の前記
マクロセルを読出して配置し、かつ該マクロセル間の配
線を行う順序論理回路の設計方法において、前記フリッ
プフロップ回路のデータ入力端及びデータ出力端の少な
くとも１つにデータ遅延回路を設けて構成されている。
リにマクロセルとしてフリップフロップ回路を含む回路
構成を登録した後、集積回路基板に対応して複数の前記
マクロセルを読出して配置し、かつ該マクロセル間の配
線を行う順序論理回路の設計方法において、前記フリッ
プフロップ回路のデータ入力端及びデータ出力端の少な
くとも１つにデータ遅延回路を設けて構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための順序論理回
路の等価回路図である。
路の等価回路図である。
順序論理回路１は、カスケードに接続された同−ｍ成の
二つのＤ型フリップフロップマクロセル２及び２ａに、
共通のクロック端Ｔ２から共通りロック信号ＳＣを供給
し、初段データ端Ｔ１からデータ信号ＳＯを入力して出
力端Ｔ、から出力信号ＳＱ２を出力する構成になってい
る。
二つのＤ型フリップフロップマクロセル２及び２ａに、
共通のクロック端Ｔ２から共通りロック信号ＳＣを供給
し、初段データ端Ｔ１からデータ信号ＳＯを入力して出
力端Ｔ、から出力信号ＳＱ２を出力する構成になってい
る。
Ｄ型フリッアフロップマクロセル２，２．は、第５図の
Ｄ型フリップフロップマクロセル３１のタロツク遅延回
路４を理路し、代に初段データ端Ｔ１とＤ型フリップフ
ロップ回路Ｆｌのデータ入力端り、との間にデータ遅延
回路３を挿入したことが異る点以外は従来のＤ型フリッ
プフロップマクロセルと同様である。
Ｄ型フリップフロップマクロセル３１のタロツク遅延回
路４を理路し、代に初段データ端Ｔ１とＤ型フリップフ
ロップ回路Ｆｌのデータ入力端り、との間にデータ遅延
回路３を挿入したことが異る点以外は従来のＤ型フリッ
プフロップマクロセルと同様である。
データ遅延回路３は、二つのインバータの間にＣＲの積
分回路を有している。
分回路を有している。
まず、ＣＡＤ設計のライブラリとしてＤ型フリップフロ
ップマクロセル２を登録しておく。
ップマクロセル２を登録しておく。
第２図は・第１図の回路の動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
今、クロック周波数を１０ＭＨｚ、データ遅延回路３の
データ遅延時間τＤを２０ｎｓと設定すると、従来例と
同様に寄生遅延回路４ｂによってＦ２クロック信号ＳＣ
２がＦ、クロック信号の立上り時点ｔ２よりも１０ｎｓ
遅く、Ｄ型フリップフロップＦ１の伝達遅延時間が３ｎ
ｓとした場合、クロック信号Ｓｃ１がクロック端Ｃ１に
入力されてＤ型フリップフロップＦ１のＦ１出力信号Ｓ
ＱＩが変化し、次にＤ型フリップフロップマクロセル２
、の内部のデータ遅延回路３ａの遅延信号Ｓｄ２が変化
し、フリップフロラ１Ｆ２のデータ入力端Ｄ２に入力信
号Ｓｄ２が到達するＦ１クロック信号ＳＣ１が変化する
時点ｔ２から（３＋２０）ｎｓがかるが、Ｆｌクロック
信号ＳＣＩが変化してから、Ｆ２クロック信号Ｓ。２が
変化するまでの遅延時間τ１２はＩｏｎｓなのでＤ型フ
リップフロップマクロセル２．の出力信号ＳＱ２は、次
のクロック信号の入力時点ｔ４で変化し、正常動作とな
りデータのつつ抜けは発生しない。
データ遅延時間τＤを２０ｎｓと設定すると、従来例と
同様に寄生遅延回路４ｂによってＦ２クロック信号ＳＣ
２がＦ、クロック信号の立上り時点ｔ２よりも１０ｎｓ
遅く、Ｄ型フリップフロップＦ１の伝達遅延時間が３ｎ
ｓとした場合、クロック信号Ｓｃ１がクロック端Ｃ１に
入力されてＤ型フリップフロップＦ１のＦ１出力信号Ｓ
ＱＩが変化し、次にＤ型フリップフロップマクロセル２
、の内部のデータ遅延回路３ａの遅延信号Ｓｄ２が変化
し、フリップフロラ１Ｆ２のデータ入力端Ｄ２に入力信
号Ｓｄ２が到達するＦ１クロック信号ＳＣ１が変化する
時点ｔ２から（３＋２０）ｎｓがかるが、Ｆｌクロック
信号ＳＣＩが変化してから、Ｆ２クロック信号Ｓ。２が
変化するまでの遅延時間τ１２はＩｏｎｓなのでＤ型フ
リップフロップマクロセル２．の出力信号ＳＱ２は、次
のクロック信号の入力時点ｔ４で変化し、正常動作とな
りデータのつつ抜けは発生しない。
仮に第２図において、設定したクロック信号の位相差が
全回路の中で最大のものとすると、データ遅延時間τｄ
を２０ｎｓに設定することにより、他の第ｉの回路のク
ロック信号ＳＣＩの位相差の検証はせずにすみ、データ
のつつ抜けの誤動作も起きない。
全回路の中で最大のものとすると、データ遅延時間τｄ
を２０ｎｓに設定することにより、他の第ｉの回路のク
ロック信号ＳＣＩの位相差の検証はせずにすみ、データ
のつつ抜けの誤動作も起きない。
上述の実施例ではライブラリに登録するＤ型フリップフ
ロップマクロセルとして、フリップフロラ１Ｆ、及びＦ
２のデータ入力端り、、Ｄ２にデータ遅延回路を設けた
が、その代りにデータ出力端Ｑｌ、Ｑ２の後に設けても
同様の効果がある。
ロップマクロセルとして、フリップフロラ１Ｆ、及びＦ
２のデータ入力端り、、Ｄ２にデータ遅延回路を設けた
が、その代りにデータ出力端Ｑｌ、Ｑ２の後に設けても
同様の効果がある。
以上説明したように、データ信号りを所定時間遅延する
データ遅延回路を、従来のＤ型フリップフロップのデー
タ伝達回路に設けた回路をＣＡＤのライブラリのマクロ
セルとして登録するので、各マクロセル間のクロック遅
延時間を個々に考慮すぜに、そのままカスケード接続を
して順序論理回路を設計できる効果がある。
データ遅延回路を、従来のＤ型フリップフロップのデー
タ伝達回路に設けた回路をＣＡＤのライブラリのマクロ
セルとして登録するので、各マクロセル間のクロック遅
延時間を個々に考慮すぜに、そのままカスケード接続を
して順序論理回路を設計できる効果がある。
第１図は本発明の一実施例を説明するための順序論理回
路の等価回路図、第２図は第１図の回路の動作を説明す
るための各部信号のタイミング図、第３図は順序論理回
路の等価回路図、第４図は第３図の回路の動作を説明す
るための各部信号のタイミング図、第５図は従来の順序
論理回路の設計方法の一例を説明するための順序論理回
路図、第６図は第５図の回路の動作を説明するための各
部信号のタイミング図である。 １・・・順序論理回路、２，２ａ・・・Ｄ型フリップフ
ロップマクロセル、３・・・データ遅延回路、ＣｌＯ２
・・・クロック端、Ｄ、、Ｄ２・・・データ入力端、Ｆ
、、Ｆ２・・・Ｄ型フリップフロップ回路、Ｑ＋Ｑ・・
・データ出力端。 代理人 弁理士 内 原 晋 あ４囚
路の等価回路図、第２図は第１図の回路の動作を説明す
るための各部信号のタイミング図、第３図は順序論理回
路の等価回路図、第４図は第３図の回路の動作を説明す
るための各部信号のタイミング図、第５図は従来の順序
論理回路の設計方法の一例を説明するための順序論理回
路図、第６図は第５図の回路の動作を説明するための各
部信号のタイミング図である。 １・・・順序論理回路、２，２ａ・・・Ｄ型フリップフ
ロップマクロセル、３・・・データ遅延回路、ＣｌＯ２
・・・クロック端、Ｄ、、Ｄ２・・・データ入力端、Ｆ
、、Ｆ２・・・Ｄ型フリップフロップ回路、Ｑ＋Ｑ・・
・データ出力端。 代理人 弁理士 内 原 晋 あ４囚
Claims (1)
- ＣＡＤのライブラリにマクロセルとしてフリップフロッ
プ回路を含む回路構成を登録した後、集積回路基板に対
応して複数の前記マクロセルを読出して配置し、かつ該
マクロセル間の配線を行う順序論理回路の設計方法にお
いて、前記フリップフロップ回路のデータ入力端及びデ
ータ出力端の少なくとも１つにデータ遅延回路を設けた
ことを特徴とする順序論理回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087509A JPH02265268A (ja) | 1989-04-05 | 1989-04-05 | 順序論理回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087509A JPH02265268A (ja) | 1989-04-05 | 1989-04-05 | 順序論理回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265268A true JPH02265268A (ja) | 1990-10-30 |
Family
ID=13916954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087509A Pending JPH02265268A (ja) | 1989-04-05 | 1989-04-05 | 順序論理回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845810A1 (en) * | 1996-11-29 | 1998-06-03 | Fujitsu Limited | Large-scale-integration circuit device and method of manufacturing same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205688A (ja) * | 1987-02-20 | 1988-08-25 | 松下電器産業株式会社 | 防眩フイルタ |
-
1989
- 1989-04-05 JP JP1087509A patent/JPH02265268A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205688A (ja) * | 1987-02-20 | 1988-08-25 | 松下電器産業株式会社 | 防眩フイルタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845810A1 (en) * | 1996-11-29 | 1998-06-03 | Fujitsu Limited | Large-scale-integration circuit device and method of manufacturing same |
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