JPH02275577A - 順序論理回路の設計方法 - Google Patents
順序論理回路の設計方法Info
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- JPH02275577A JPH02275577A JP1097933A JP9793389A JPH02275577A JP H02275577 A JPH02275577 A JP H02275577A JP 1097933 A JP1097933 A JP 1097933A JP 9793389 A JP9793389 A JP 9793389A JP H02275577 A JPH02275577 A JP H02275577A
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- Japan
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- circuit
- wiring
- flip
- sequential logic
- flop
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は順序論理回路の設計方法に関する。
従来の順序論理回路の設計方法のうち、Ｄ型フリップフ
ロップについて具体的に説明する。
ロップについて具体的に説明する。
一般に論理回路の全体の回路規模が大きくなると、回路
機能別などによって幾つかに基本回路分割し、分割した
回路ブロックごとに設計を行う。
機能別などによって幾つかに基本回路分割し、分割した
回路ブロックごとに設計を行う。
この分割した基本回路のブロックをマクロセルと称する
事にする。
事にする。
第３図は従来のフリップフロップ・マクロセルの一例を
使用して設計した順序論理回路の等価回路図である。
使用して設計した順序論理回路の等価回路図である。
ＣＡＤにマクロセルとして登録しなり型フリップフロッ
プを読出して第１及び第２のフリップフロップＦＦ、及
びＦＦ２としてデータ信号系をカスケード接続し、共通
りロック端Ｔ。。の共通りロック信号Ｓｃをクロック配
線を介して各タロツク端Ｃ，，Ｃ２にクロック信号Ｓｅ
ｔ、 ＳＣ２として供給している。
プを読出して第１及び第２のフリップフロップＦＦ、及
びＦＦ２としてデータ信号系をカスケード接続し、共通
りロック端Ｔ。。の共通りロック信号Ｓｃをクロック配
線を介して各タロツク端Ｃ，，Ｃ２にクロック信号Ｓｅ
ｔ、 ＳＣ２として供給している。
全体の順序論理回路の規模が大きくなればなるほど、共
通りロック信号は多くのマクロセルの各クロック端に接
続しなければならず、そのため同−源のクロック信号で
ありながら各クロック信号は実際のＩＣ基板上のクロッ
ク配線に寄生する容量や抵抗の積分作用でクロック信号
の立上り波形がなまる。
通りロック信号は多くのマクロセルの各クロック端に接
続しなければならず、そのため同−源のクロック信号で
ありながら各クロック信号は実際のＩＣ基板上のクロッ
ク配線に寄生する容量や抵抗の積分作用でクロック信号
の立上り波形がなまる。
すなわち第３図に示すように、共通りロック端ＴＣＣに
共通りロック信号Ｓｃが入力され、第１のフリップフロ
ップＦＦ、の出力ＳＱ＋が第２のフリップフロラ１ＦＦ
２のデータ端Ｄ２に入力する順序論理回路の場合、入力
データ信号ＳＤはクロック信号Ｓｃｒの立上り時点で°
第１のフリップフロップＦＦ、の出力端Ｑ１から出力さ
れ、次のクロック信号の立上り時点で第２のフリップフ
ロップＦＦ２の出力端Ｑ２から出力される。
共通りロック信号Ｓｃが入力され、第１のフリップフロ
ップＦＦ、の出力ＳＱ＋が第２のフリップフロラ１ＦＦ
２のデータ端Ｄ２に入力する順序論理回路の場合、入力
データ信号ＳＤはクロック信号Ｓｃｒの立上り時点で°
第１のフリップフロップＦＦ、の出力端Ｑ１から出力さ
れ、次のクロック信号の立上り時点で第２のフリップフ
ロップＦＦ２の出力端Ｑ２から出力される。
しかし一般にクロック配線上の節点Ｎから第２クロツク
端Ｃ２に入るタロツク信号Ｓ。２の波形は配線の容量Ｃ
ｓと抵抗ｒの寄生積分回路４によりなまるので、節点Ｎ
から第１クロツク端Ｃ１に入るタロツク信号Ｓｃ１の遅
れよりもさらに遅くなり、入力データＳＤのつつ抜けが
生じてしまう。
端Ｃ２に入るタロツク信号Ｓ。２の波形は配線の容量Ｃ
ｓと抵抗ｒの寄生積分回路４によりなまるので、節点Ｎ
から第１クロツク端Ｃ１に入るタロツク信号Ｓｃ１の遅
れよりもさらに遅くなり、入力データＳＤのつつ抜けが
生じてしまう。
従来はこの対策としてなまった波形を整形して修正する
目的で、バッファ３を挿入する追加設計をしていた。
目的で、バッファ３を挿入する追加設計をしていた。
〔発明が解決しようとする課題〕
上述した従来の順序論理回路は、なまったクロック信号
の波形を整形するためにマクロセル間のクロック配線中
にバッファを挿入接続していたが、なまった波形は同時
にノイズ成分も含み、そのためにトリガされて第１のＤ
型フリップフロップから入力信号が出力され、次に本来
のクロック信号の立上りで次の入力信号を出力し、第２
のＤ型フリップフロップは、２番目の入力信号をひろっ
て次のクロック信号で出力するという誤動作が起り易か
った。
の波形を整形するためにマクロセル間のクロック配線中
にバッファを挿入接続していたが、なまった波形は同時
にノイズ成分も含み、そのためにトリガされて第１のＤ
型フリップフロップから入力信号が出力され、次に本来
のクロック信号の立上りで次の入力信号を出力し、第２
のＤ型フリップフロップは、２番目の入力信号をひろっ
て次のクロック信号で出力するという誤動作が起り易か
った。
従って順序論理回路設計の後修正が必要だった。
すなわち、従来の順序論理回路の設計方法は、マクロセ
ルとして基本的なり型フリップフロップ回路のみをＣＡ
Ｄに登録しているので、マクロセルを読出して整形した
後、更に誤動作を起し易い箇所を、配線容量・配線抵抗
などを算出して探しだし、新たに修正回路を加えなり、
配線のレイアウトを変えなりしなければならないという
欠点を有していた。
ルとして基本的なり型フリップフロップ回路のみをＣＡ
Ｄに登録しているので、マクロセルを読出して整形した
後、更に誤動作を起し易い箇所を、配線容量・配線抵抗
などを算出して探しだし、新たに修正回路を加えなり、
配線のレイアウトを変えなりしなければならないという
欠点を有していた。
本発明の順序論理回路の設計方法は、ＣＡＤのライブラ
リにマクロセルとしてフリップフロップ回路を含む回路
構成を登録した後、集積回路基板に対応して複数の前記
マクロセルを読出して配置し２、かつ該マクロセル間の
配線を行う順序論理回路の設計方法において、前記マク
ロセル内部の前記フリップフロップ回路のタロツク端に
シュミット・トリガ回路を設けて構成されている。
リにマクロセルとしてフリップフロップ回路を含む回路
構成を登録した後、集積回路基板に対応して複数の前記
マクロセルを読出して配置し２、かつ該マクロセル間の
配線を行う順序論理回路の設計方法において、前記マク
ロセル内部の前記フリップフロップ回路のタロツク端に
シュミット・トリガ回路を設けて構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するためのフリップフ
ロップマクロセルの回路図である。
ロップマクロセルの回路図である。
フリップフロップマクロセルｌは、Ｄ型フリップフロッ
プＦＦのクロック端Ｃとマクロセルのトリガ入力端Ｓと
の間にシュミット・トリガ回路２を挿入して構成されて
いる。
プＦＦのクロック端Ｃとマクロセルのトリガ入力端Ｓと
の間にシュミット・トリガ回路２を挿入して構成されて
いる。
第２図は第１図のフリップフロップ・マクロセルを使用
した順序論理回路の等価回路図である。
した順序論理回路の等価回路図である。
共通りロック端Ｔ’ｃｃに共通りロック信号Ｓｃが入力
され、第１のフリップフロップ・マクロセル１、の出力
がＳ Ｑ ｒが、第２のフリップフロップマクロセル１
ｂの入力データ端Ｄ２に供給される。
され、第１のフリップフロップ・マクロセル１、の出力
がＳ Ｑ ｒが、第２のフリップフロップマクロセル１
ｂの入力データ端Ｄ２に供給される。
従来の例で説明した様に節点Ｎからバッファ３と寄生遅
延回路４を通ったクロック信号Ｓ５２が、第１のマクロ
セル１ａのクロック信号Ｓ１よりも遅れており、またク
ロック信号を波形整形するバッファ３により第２のクロ
ック信号ＳＳ２にノイズパルスが含まれることがある。
延回路４を通ったクロック信号Ｓ５２が、第１のマクロ
セル１ａのクロック信号Ｓ１よりも遅れており、またク
ロック信号を波形整形するバッファ３により第２のクロ
ック信号ＳＳ２にノイズパルスが含まれることがある。
しかし、フリップフロップ・マクロセルにはヒステリシ
スをもなせたシュミット・トリガ回路２が内蔵されてい
るので、従来の伊な不要パルスによる回路誤動作は発生
しない。
スをもなせたシュミット・トリガ回路２が内蔵されてい
るので、従来の伊な不要パルスによる回路誤動作は発生
しない。
従って、本実施例によれば、ｍにＣＡＤに９４３゜した
マクロセルを読出してレイアウトするだ１′ｊで、ノイ
ズ誤動作防止回路の追加設計をする必要はない。
マクロセルを読出してレイアウトするだ１′ｊで、ノイ
ズ誤動作防止回路の追加設計をする必要はない。
以上説明したように本発明は、フリップフロップなどの
順序論理口を設計のなめＣＡＤに登録しておくフリップ
フロップ・マクロセルのクロック信号回路にシュミット
・トリガ回路を内蔵したので、クロック配線上の寄生配
線容量、配線抵抗による波形整形時のノイズなどによる
誤動作をなくし、また配線容量、抵抗値算出などによる
誤動作箇所の検証も少なくてすみ、ノイズによる誤動作
の修正のために新たに回路を加えたり、配線のレイアウ
トを変えたりという手間を要さなくてすむという効果が
ある。
順序論理口を設計のなめＣＡＤに登録しておくフリップ
フロップ・マクロセルのクロック信号回路にシュミット
・トリガ回路を内蔵したので、クロック配線上の寄生配
線容量、配線抵抗による波形整形時のノイズなどによる
誤動作をなくし、また配線容量、抵抗値算出などによる
誤動作箇所の検証も少なくてすみ、ノイズによる誤動作
の修正のために新たに回路を加えたり、配線のレイアウ
トを変えたりという手間を要さなくてすむという効果が
ある。
来のフリップフロップ・マクロセルの一例を使用して設
計した順序論理回路の等価回路図である。
計した順序論理回路の等価回路図である。
１〜ｌｂ・・・フリップフロップ・マクロセル、２・・
・シュミット・トリガ回路、３・・・バッファ、４・・
・寄生遅延回路、Ｃ・・・クロック端、ＦＦ・・・Ｄ型
フリップフロップ、Ｓ・・・トリガ入力端。
・シュミット・トリガ回路、３・・・バッファ、４・・
・寄生遅延回路、Ｃ・・・クロック端、ＦＦ・・・Ｄ型
フリップフロップ、Ｓ・・・トリガ入力端。
Claims (1)
- ＣＡＤのライブラリにマクロセルとしてフリップフロッ
プ回路を含む回路構成を登録した後、集積回路基板に対
応して複数の前記マクロセルを読出して配置し、かつ該
マクロセル間の配線を行う順序論理回路の設計方法にお
いて、前記マクロセル内部の前記フリップフロップ回路
のクロック端にシュミット・トリガ回路を設けたことを
特徴とする順序論理回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097933A JPH02275577A (ja) | 1989-04-17 | 1989-04-17 | 順序論理回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097933A JPH02275577A (ja) | 1989-04-17 | 1989-04-17 | 順序論理回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275577A true JPH02275577A (ja) | 1990-11-09 |
Family
ID=14205475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097933A Pending JPH02275577A (ja) | 1989-04-17 | 1989-04-17 | 順序論理回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275577A (ja) |
-
1989
- 1989-04-17 JP JP1097933A patent/JPH02275577A/ja active Pending
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