CN209433219U - 一种基于集成计数器及译码器的可逆有限状态机 - Google Patents
一种基于集成计数器及译码器的可逆有限状态机 Download PDFInfo
- Publication number
- CN209433219U CN209433219U CN201920267156.4U CN201920267156U CN209433219U CN 209433219 U CN209433219 U CN 209433219U CN 201920267156 U CN201920267156 U CN 201920267156U CN 209433219 U CN209433219 U CN 209433219U
- Authority
- CN
- China
- Prior art keywords
- decoder
- foot
- state machine
- output terminal
- integrated counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Logic Circuits (AREA)
Abstract
本实用新型公开了一种基于集成计数器及译码器的有限状态机，所述集成计数器U1的CLK引脚作为状态机的时钟引脚，集成计数器U1的q0脚接译码器U2的A0脚，集成计数器U1的q1脚接译码器U2的A1脚，译码器U2的A2脚接选控信号引脚A，译码器U2的输出端子Y0～Y7分别用与非门组合输出至输出端子Y，Q1，Q2。本实用新型由集成计数器提供时序功能，译码器提供逻辑功能，将状态可逆部分等效拆解成独立状态，基于中规模集成芯片实现了典型4进制8状态的状态机系统设计。
Description
技术领域
本实用新型涉及一种基于中规模集成芯片设计有限状态机的方案，尤其涉及一种基于集成计数器及译码器的可逆有限状态机。
背景技术
在数字系统以及大规模集成电路系统中，对于组合逻辑电路与时序逻辑电路的设计通常使用状态机对其进行描述。一般我们称状态数有限的状态机为有限状态机（FSM），有限状态机一般可分为Mealy型和Moore型，Mealy型状态机逻辑电路的输出不但与当前状态有关，而且还与逻辑电路的输入信号有关；Moore型状态机的电路输出仅与当前状态有关，而与输入信号无关。
目前状态机的设计主要基于两种技术，一、是基于各类基本触发器单元，依据设计系统的需求进行状态编码，画出有效状态机流程图，求解出状态方程，驱动方程，输出方程，得出实际电路图；二、是基于硬件编程技术，依据不同的设计需求分解出组合进程和时序进程，按照一段式、两段式或三段式的方式进行软件编程设计，完成状态机功能。无论硬件实现或软件编程实现，均没有系统的集成设计方案。
实用新型内容
本实用新型的目的在于克服现有技术存在的缺陷，旨在提供一种基于集成计数器及译码器的系统设计方案，以典型4进制8状态的状态机实现集成。
为达到上述目的，本实用新型所采用的技术方案是：一种基于集成计数器及译码器的可逆有限状态机，所述集成计数器U1的CLK引脚作为状态机的时钟引脚，集成计数器U1的q0脚接译码器U2的A0脚，集成计数器U1的q1脚接译码器U2的A1脚，译码器U2的A2脚接选控信号引脚A，译码器U2的输出端子Y0～Y7分别用与非门组合输出至输出端子Y，Q1，Q2。
进一步的，所述集成计数器U1的rst脚连接复位端子RST。
进一步的，所述译码器U2的输出端子Y0～Y7分别用与非门组合是指：采用2个四位与非门和1个二位与非门，其中译码器U2的输出端子Y0、Y2、Y4、Y6分别连接四位与非门U3的输入端，与非门U3的输出端连接输出端子Q1，译码器U2的输出端子Y1、Y2、Y4、Y7分别连接另一个四位与非门U4的输入端，与非门U4的输出端连接输出端子Q2，译码器U2的输出端子Y3、Y4分别连接二位与非门U5的输入端，与非门U5的输出端连接输出端子Y。
原理：状态机的时序功能由集成计数器提供，逻辑功能由译码器提供，将状态可逆部分等效拆解成独立状态，将计数器的时钟作为状态机的时钟，在每个时钟信号clk的上升沿到来时，计数器就增加1，在经过N个时钟周期后，计数器就实现了从1自增到N的过程，与此同时会产生一个对应于状态转移的控制信号，用来表示状态的转移，在记满N个时钟周期并实现了状态转移后，计数器复位并重新计数，整个过程代替了常规方法中运用触发器结合门电路所实现的状态转移。
本实用新型的有益技术效果是：由集成计数器提供时序功能，译码器提供逻辑功能，将状态可逆部分等效拆解成独立状态，该结构设计完成后，在设计不同的有限状态机时只需简单修改相关参数即可完成，实现了系统设计的快速重构。
附图说明
下面结合附图和实施实例对本实用新型做进一步的阐述。
图1为本实用新型的电路原理图。
图2 为本实用新型4进制状态可逆状态机图。
具体实施方式
如图1、2所示，一种基于集成计数器及译码器的可逆有限状态机，所述集成计数器U1的CLK引脚作为状态机的时钟引脚，集成计数器U1的q0脚接译码器U2的A0脚，集成计数器U1的q1脚接译码器U2的A1脚，译码器U2的A2脚接选控信号引脚A，译码器U2的输出端子Y0～Y7分别用与非门组合输出至输出端子Y，Q1，Q2。
所述集成计数器U1的rst脚连接复位端子RST。
所述译码器U2的输出端子Y0～Y7分别用与非门组合是指：采用2个四位与非门和1个二位与非门，其中译码器U2的输出端子Y0、Y2、Y4、Y6分别连接四位与非门U3的输入端，与非门U3的输出端连接输出端子Q1，译码器U2的输出端子Y1、Y2、Y4、Y7分别连接另一个四位与非门U4的输入端，与非门U4的输出端连接输出端子Q2，译码器U2的输出端子Y3、Y4分别连接二位与非门U5的输入端，与非门U5的输出端连接输出端子Y。
状态机的时序功能由集成计数器提供，逻辑功能由译码器提供，将状态可逆部分等效拆解成独立状态，将计数器的时钟作为状态机的时钟，在每个时钟信号clk的上升沿到来时，计数器就增加1，在经过N个时钟周期后，计数器就实现了从1自增到N的过程，与此同时会产生一个对应于状态转移的控制信号，用来表示状态的转移，在记满N个时钟周期并实现了状态转移后，计数器复位并重新计数，整个过程代替了常规方法中运用触发器结合门电路所实现的状态转移。
本结构设计采用基于Verilog HDL语言设计的计数器模块和译码器模块，利用FPGA平台的QuartusⅡ软件及其自带的VWF仿真平台对改进方法设计的模块进行综合电路的分析，并对改进前后仿真波形进行时序分析，使用Verilog HDL语言设计的计数器模块，可以实现状态机中对所设定状态的状态编码以及状态转换。此外，该模块具有一定的通用性，针对不同进制的计数器，只需做相应参数的改动即可完成任意进制计数器的实现。
本实施例和图示中给出的3-8线译码器模块，由于任何组合逻辑函数的输出都可以用最小项之和的形式来表示，所以原则上来说译码器可以实现任意多输出的逻辑函数。本设计以3-8线译码器为例，将A0、A1、A2作为3个输入逻辑变量，Y0～Y7作为8个最小项，用他们的组合来表示任意组合逻辑函数。其中，3-8译码器模块中电路的输出方程为：
当A=0时是一个顺序加1的状态机，在时钟信号的作用下，Q2Q1的数值从00递增到11；当X=1时是一个逆序减1的状态机，在连续时钟脉冲作用下，Q2Q1的数值从11递减到00。通过对比发现基于计数器与译码器设计的状态机功能与其他常规方法设计的状态机结果一致。
分析一个周期的波形图我们总结出电路的输入输出真值表如下表1所示：
表1 状态功能表
| <i>A</i> | <i>Q</i><sub>2</sub> | <i>Q</i><sub>1</sub> | <i>Q</i><sub><i>2</i></sub><sup><i>*</i></sup> | <i>Q</i><sub><i>1</i></sub><sup><i>*</i></sup> | <i>Y</i> |
| 0 | 0 | 0 | 0 | 1 | 0 |
| 0 | 0 | 1 | 1 | 0 | 0 |
| 0 | 1 | 0 | 1 | 1 | 0 |
| 0 | 1 | 1 | 0 | 0 | 1 |
| 1 | 0 | 0 | 1 | 1 | 1 |
| 1 | 0 | 1 | 0 | 0 | 0 |
| 1 | 1 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 1 | 0 | 0 |
对比常规触发器与本实用新型设计状态机的电路图、输出波形图以及真值表，可以看出使用触发器设计的状态机首先要进行触发器数目与类型的确定，然后要计算电路的状态方程、驱动方程以及输出方程再根据电路的状态转换表或输入输出真值表分析电路的逻辑功能；本设计所提出的模块化思想设计的状态机省略了触发器的选择以及确定状态方程、驱动方程的步骤，并提出对于一般有限状态机的设计只需要事先明确状态的跳转以及电路的输出方程，就可以设计对应的计数器控制状态的跳转以及选择好译码器的输出，就可以最终实现电路的逻辑输出。
本实用新型由集成计数器提供时序功能，译码器提供逻辑功能，将状态可逆部分等效拆解成独立状态，该结构设计完成后，在设计不同的有限状态机时只需简单修改相关参数即可完成，实现了快速重构。
以上对本实用新型的具体实施例进行了描述。需要理解的是，本实用新型并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本实用新型的实质内容。
Claims (3)
1.一种基于集成计数器及译码器的可逆有限状态机，其特征在于：所述集成计数器U1的CLK引脚作为状态机的时钟引脚，集成计数器U1的q0脚接译码器U2的A0脚，集成计数器U1的q1脚接译码器U2的A1脚，译码器U2的A2脚接选控信号引脚A，译码器U2的输出端子Y0～Y7分别用与非门组合输出至输出端子Y，Q1，Q2。
2.根据权利要求1所述的基于集成计数器及译码器的可逆有限状态机，其特征在于：所述集成计数器U1的rst脚连接复位端子RST。
3.根据权利要求1所述的基于集成计数器及译码器的可逆有限状态机，其特征在于：所述译码器U2的输出端子Y0～Y7分别用与非门组合是指：采用2个四位与非门和1个二位与非门，其中译码器U2的输出端子Y0、Y2、Y4、Y6分别连接四位与非门U3的输入端，与非门U3的输出端连接输出端子Q1，译码器U2的输出端子Y1、Y2、Y4、Y7分别连接另一个四位与非门U4的输入端，与非门U4的输出端连接输出端子Q2，译码器U2的输出端子Y3、Y4分别连接二位与非门U5的输入端，与非门U5的输出端连接输出端子Y。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920267156.4U CN209433219U (zh) | 2019-03-04 | 2019-03-04 | 一种基于集成计数器及译码器的可逆有限状态机 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920267156.4U CN209433219U (zh) | 2019-03-04 | 2019-03-04 | 一种基于集成计数器及译码器的可逆有限状态机 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209433219U true CN209433219U (zh) | 2019-09-24 |
Family
ID=67978221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201920267156.4U Expired - Fee Related CN209433219U (zh) | 2019-03-04 | 2019-03-04 | 一种基于集成计数器及译码器的可逆有限状态机 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN209433219U (zh) |
-
2019
- 2019-03-04 CN CN201920267156.4U patent/CN209433219U/zh not_active Expired - Fee Related
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Zilic et al. | Using BDDs to Design ULMs for FPGAs | |
| Benini et al. | Automatic synthesis of low-power gated-clock finite-state machines | |
| US9183344B2 (en) | Timing operations in an IC with configurable circuits | |
| Prakash et al. | Achieveing reduced area by multi-bit flip flop design | |
| US20080288909A1 (en) | Template-Based Domain-Specific Reconfigurable Logic | |
| CN105334906B (zh) | 纳米工艺下多级门控时钟网络优化方法 | |
| CN107885485A (zh) | 一种基于超前进位实现快速加法的可编程逻辑单元结构 | |
| CN209433219U (zh) | 一种基于集成计数器及译码器的可逆有限状态机 | |
| Signorini et al. | Present and future of I/O-buffer behavioral macromodels | |
| CN102279899B (zh) | 对精简标准单元库进行优化的方法 | |
| CN102789190A (zh) | 适用于不同类型fpga电路编程的列地址分配器电路 | |
| Mariani et al. | On the realisation of delay-insensitive asynchronous circuits with CMOS ternary logic | |
| CN1324706C (zh) | 多功能管脚电路 | |
| CN100426219C (zh) | 一种集成电路中的数据运算方法及装置 | |
| US8745558B1 (en) | Deployment of transmission gate logic cells in application specific integrated circuits | |
| Oliveira et al. | Synthesis by direct mapping of asynchronous extended burst-mode controllers using RS latch | |
| CN104679216B (zh) | 一种数据路径装置及其控制方法 | |
| CN2585488Y (zh) | 多功能管脚电路 | |
| Benini et al. | Glitch power minimization by gate freezing | |
| Sipos et al. | Master-Slave ternary D flip-flap-flops with triggered edges control | |
| CN104038184B (zh) | 一种基于cmos工艺的qetff电路单元 | |
| Oliveira et al. | A novel state assignment method for XBM AFSMs without the essential hazard assumption | |
| CN104467809B (zh) | 奇偶数据选择器组成的六边沿触发器 | |
| Verducci Jr et al. | A novel approach for the design of low-power pipelined synchronous systems operating in double–edge of the clock | |
| De Gloria et al. | Delay insensitive micro-pipelined combinational logic |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190924 Termination date: 20210304 |